JPH04507326A - 電気化学的な平面化 - Google Patents

電気化学的な平面化

Info

Publication number
JPH04507326A
JPH04507326A JP1508043A JP50804389A JPH04507326A JP H04507326 A JPH04507326 A JP H04507326A JP 1508043 A JP1508043 A JP 1508043A JP 50804389 A JP50804389 A JP 50804389A JP H04507326 A JPH04507326 A JP H04507326A
Authority
JP
Japan
Prior art keywords
metal
metal layer
layer
etched
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1508043A
Other languages
English (en)
Inventor
バーンハート アントニー エフ
コントリーニ ロバート ジェイ
Original Assignee
アメリカ合衆国
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by アメリカ合衆国 filed Critical アメリカ合衆国
Publication of JPH04507326A publication Critical patent/JPH04507326A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ・な 米国政府は、ローレンスリバーモア国立研究所の運営のための米国エネルギ省と カリフォルニア大学との間に締結された約定W−7405−ESC−48により 本発明に関する権利を保有する。
主班生!員 本発明は、一般に、集積回路のための平面化した相互接続体に関し、そしてさら に特定すると、完全に平面化した相互接続体の形成に関する。
タッカ−マン氏に発行された米国特許第4,674,176号および第4.68 1.795号明細書には、多層相互接続体のためのfill金属層平面化方法が 記載されている。多平面集積回路構造体を製造する場合に、各々の金属層を平面 化することにより、特に穴が配置された連続した層の間の不整な、しかも不連続 な状態がなくなる。
この金属層は、平面化しようとする特徴の空間周期に関する制御された短時間に わたって加熱することにより平面化される。平面化した相互接続体を構成するた めの完全な平面化方法は、誘電体層上に薄膜金属層を形成し、そして該金属層を 短時間加熱して該金属層上に平坦な表面を形成することを含む、その後、金属層 上に付加的な誘電体層を付着させ、そして前記の工程を所要数の層を形成するた めに必要な回数反復して実施することができる。
しかしながら、完全に平面状の多層相互接続体を得るためには、誘電体層を平面 化することが依然として必要である。
したがって、誘電体層を平面化することが不必要である平面化方法を開発するこ とが望ましい、これは誘電体層と同一面をなす平面化した金属相互接続体を加工 することにより達成することができる。また、その後の加工時間が迅速でありか つ多層相互接続体をバッチプロセスで同時に加工することができる方法を開発す ることが望ましい。
米国特許第4.674.175号および第4,681,795号明細書に開示さ れたパルスレーザを使用する平面化方法の不利点は、付加的な装置および加工工 程が必要であることである。ある状況の下では、付加的な平面化装置を使用しま たは付加的な加工工程を行なわないで、そして/または種々の誘電体層およびそ の他の材料に悪影響をおよぼすことがある付随した加熱操作を行なわないで、平 面化した構造体を形成することが有利であるかもしれない、したがって、金属層 のための別個の平面化工程を行なう必要をなくし、そして特にレーザ加熱を行な う必要をなくした平面化した回路構遺体を形成する方法を開発することが望まし い。
1里■!h したがって、本発明の一つの目的は、誘電体層の平面化をなんら必要としない平 面化した薄膜金属相互接続体を形成する改良された方法を提供することにある。
また、本発明の一つの目的は、非常に迅速に行なわれ、そして多重ウェーハを同 時に加工するために変更することもできる改良された平面化方法を提供すること にある。
本発明の別の一つの目的は、改良された平面化した薄膜金属相互接続体を提供す ることにある。
本発明のさらに一つの目的は、周囲の誘電体層と同一面をなす改良された平面化 した薄膜金属相互接続体を提供することにある。
本発明の別の一つの目的は、金属層を平面化するためにパルスレーザまたはその 他の加熱工程をなんら必要としない平面化した薄膜金属相互接続体を形成する改 良された方法を提供することにある。
本発明は、平面化した金属層が周囲の誘電体層に対して、好ましくは、電解研磨 により、エツチングされる平面化した薄膜金属相互接続体を加工する方法である 。また、本発明は、結果としてエツチングされた平面化した相互接続体をも含む 。誘電体層が先づパターン化し、すなわち、エツチングされて、下側の金属層ま での金属相互接続体の溝または穴または溝および穴の組合せのいずれかを形成し 、その後接着層(もしも必要であれば)および金属層により金属化され、すなわ ち、被覆される。この金属層は、エツチングされた誘電体層の表面輪郭にある程 度従う、その後、この金属層は平面化されて、溝を充填し、そして誘電体層にわ たって延びる実質的に平坦な表面を有する金属層を形成する。また、別の態様と して、金属層は、等方静のまたは自己平面化方法を使用することにより、エツチ ングされた誘電体層上に金属層を充填しようとする誘電体層の最も広い形状の部 分の幅の約半分よりも大きくまたは等しい深さに形成することにより単一の工程 で形成し、そして平面化することができる。その後、この平坦な金属層は、電解 研磨またはイオンによる平削りまたはその他のエツチング技術により、誘電体層 のレベルまでエツチングされて、溝または経路を満たしかつ誘電体層の表面と同 一面をなす平坦面を有する金属相互接続体が残る。この電解研磨は、平面化され た金属層が形成された複数個のウェーハが電圧源と電気的に接続され、そして電 解研磨溶液内に配置されるバッチプロセスにより迅速に実施することができよう 、電解研磨は、エツチングのほかに、金属層をさらに平面化することができる。
このエツチングは、電解研磨により数分間で実施することができる。
皿皿東1単産聚更 添付図面において、 第1A図ないし第1D図は、平面化した層のエツチングを含む相互接続体のため の平面化した金属層を形成する方法を例示した図、 第2図は溝または穴はまたは溝および穴の組合せが形成された平面化したエツチ ングされた相互接続構造体を破断して示した斜視図、 第3図は、平面化した金属層を有するウェーへのエツチングを行なうための電解 研磨装置を例示した図、第4A図ないし第4C図は相互接続体のための平面化し た金属層を形成する別の方法を例示した図、 第5図は流動めっき装置の略図、 第6図は燐酸内で銅を研磨するための電流対電圧を示したグラフである。
い の−」性プL説」1 集積回路のための平面化した薄膜金属相互接続体を加工する方法およびその結果 得られた構造体を第1A図ないし第1D図に示しである。回路構造体の代表的に は5i(hで構成された誘電体層12を金属相互接続体を形成しようとする位置 においてエツチングし、またはその他の方法を適用することにより、溝、すなわ ち、穴10が形成される。その後、溝”10を含むエツチングされた、すなわち 、パターン化された誘電体層12は、慣用の方法、例えば、接着層15 (もし も必要であれば)をスパッターし、次に金属層14をスパッターすることにより 被覆される。その際、金属層14はエツチングされた誘電体層の表面の輪郭にほ ぼ従って溝を充填する。金属層14ば、代表的には約1ミクロンないし5ミクロ ンの厚さであり、そして金、銅、銀またはアルミニウムで製造される。
接着層15は、代表的には、チタンまたはクロムである。その後、金11114 は、例えば、パルスレーザパルスにより平面化され、それにより溝を完全に充填 し、そして誘電体層にわたって延びるほぼ平坦な金属層16を形成する。この平 面化工程は、参考のためにこの明細書に包含した米国特許第4..674.17 6号および第4.681,795号にさらに記載されているように、レーザまた はその他のパルスエネルギ源を使用して、平面化しようとする部分の空間周期に 関する時間の間、金属層の制御された加熱および融解により行なわれる。
金属相互接続体が誘電体の表面と面一になるように誘電体層の上方の金属を除去 するために、平面化した金属層16は誘電体層に達するまでエツチングされて、 エツチングされた薄膜金属相互接続体18が形成される。本発明の好ましい一実 施例においては、エツチングは電解研磨により行なわれる。エツチングしようと する金属層は電気回路において陽極になる。この金属層は電解浴内に配置され、 電流を電解浴に流して金属層を陽極溶解させる。また、エツチング工程はイオン による平削りまたはその他の方法により行なうことができる。しかしながら、イ オン平削り工程は多大な時間を要し、しばしば、1個のウェーハについて一時間 よりも長い時間を要する。また、一般的には、イオン平削りにより一時に1個の みのウェーハを処理することができる。
平面化した金属層を形成する別の方法を第4A図ないし第4C図に例示しである 。この方法は、第1A図の誘電体のパターン化工程と第10図のエツチング工程 との間で行なうことができ、そして第1B図および第1C図の別個の金属被覆お よび平面化工程を行なう必要をなくしている。誘電体層62に所望の形状の部分 、例えば、溝60がパターン化された後、パターン化された誘電体層上に、金属 層64が(誘電体層の表面から測定された)深さtまで等方性または実質的に等 方性またはその他の自己平面化付着方法、例えば、電気めっき、無電解めっき、 またはある場合には、バイアススパッターにより付着せしめられる。なお、深さ しは金属を充填しようとする誘電体層の最も広い形状の部分の幅Wの少なくとも 半分に等しい。この付着方法は、等方性または自己平面化方法であるので、最も 広い形状の部分の幅は、金属が誘電体層の表面に加えられる速度の二倍の速度で 減少し、したがって、溝の当初の幅のほぼ半分に金属が付着したときに、溝が閉 ざされる。
第4A図ないし第4C図は、金属層64が実質的に平坦な面が得られるために十 分な厚さに形成されるときの当初の段階、中間段階および最終段階における付着 過程を示す。その後、平面化した金属層64は、前述したように、好ましくは、 電解研磨によりエツチングされる。この電解研磨は、迅速にエツチングすると共 に、金属層64の表面をさらに平滑化する傾向を生ずる。
平坦な層を生ずるための付着を行なうために、もしも支持体(誘電体〕62が電 気めっきに対して不適当であれば、電気めっきを行なうために種層66を付着さ せることが必要であるかもしれない、また、誘電体の層からすべての金属が完全 に除去される直前に電解研磨を中止し、その後残存した金属をイオンによる平削 りにより除去することが好ましい、また、種層のかわりに、電気めっきおよび電 解研磨が施されない導電性材料からなる下層と、電気めっきおよび電解研磨が施 される別の導電性材料からなる上層とからなる二つの種層を使用することができ る0例えば、銅の層を形成するために、400ACrおよび2000ACrの二 つの種層を使用することができよう、その後、Cuの層がCuの種層に付着し、 そして誘電体上のすべてのCuを電解研磨により除去することができる。もしも この操作により溝から若干のCuが除去された場合には、溝の外側にはCuをめ っきしないで、溝にCuをめっきすることができる。その理由は、Cuが露出し たCrに付着しないからである。その後、Crは、例えば、イオンによる平削り により除去することができる。
代表的な特徴は、幅が約10ミクロンであろう。この方法は、銅、金、銀、ニッ ケル、亜鉛、クロムおよびその他の金属で平面化した層を形成するために使用す ることができる。
多層相互接続体を形成するために、第10図の構造体の上に付加的な誘電体の層 が形成され、そしてこの方法が反復して行なわれる。
以上、本発明を誘電体層内に形成された溝内の金属相互接続体の平面化およびエ ツチングについて説明したが、本発明はまた誘電体層を通して下側の金属層まで 延び、または溝と液溝から下側の金属層まで延びる穴との組合せまで延びる穴を 通して相互接続体を形成するために適用可能である。各々の場合に、誘電体層が 先づ適用な溝または穴、または溝および穴の組合せによりパターン化され、その 後パターン化された誘電体層が金属被覆され、平面化され、そしてエツチングさ れて相互接続体が形成される。
種々の型式の相互接続構造体を第2図に例示しである。溝33が誘電体層34に 形成される。その後、溝33を含む誘電体層34が金属で被覆された後、平面化 され、そして誘電体層34の表面36までエツチングされて、それにより誘電体 層34の表面36と面一である溝33内の金属相互接続体32が形成される。誘 電体層34上に付加的な誘電体層38が形成され、その後人40.42が誘電体 層38を貫通して下側の金属相互接続体32まで形成される。その後人40.4 2を含む誘電体層38が金属被覆される、この金属被覆は、平面化され、そして 誘電体層38の表面44までエツチングされ、それにより穴4o、42の内部に 、表面44と同一面をなす中実の金属のプラグ41.43が形成される。誘電体 層3日上に、溝49を含む別の誘電体層46が形成され、そして金属層が付着さ れ、平面化され、エツチングされて、それにより溝49内に、表面5oと同一面 をなしがっ穴40,42内のプラグ41.43と接続する相互接続体48が形成 される。
誘電体層38.46は、誘電体層34上に単一層として形成してもよく、その場 合には、溝49によりパターン化された単一層は、溝49から穴40.42を含 む単一の誘電体層(上層46に相当する)を部分的に貫通して下側の金属相互接 続体32まで延びている。その後、溝および穴の組合せが単一の操作で金属被覆 され、そして金属相互接続体が平面化され、その後上面58までエツチングされ る。
ウェーハ上の平面化された金属層のエツチングをバッチプロセスで実施する電解 研磨装置20を第3図に例示しである。複数個のウェーハ22が電解研磨溶液( 電解液)26で満たされたタンク24内に配置され、そして直流が印加された電 圧源28の正の端子(陽極)と接続され、−力覚解法、例えば、炭素との化学的 な相互作用を阻止する電極30が負の端子と接続されている。!解法は、例えば 、酸であ漬。電圧源28は、特定の金属のために所要の電流密度を発生する。金 、銀、銅およびアルミニウムのすべてを電解研磨することができる。電解研磨は エツチング工程を行なうのみならず、またある場合には、もしも当初の平面化が 不完全であれば、金属層をさらに平面化することができる。オペレータは、誘電 体層の主(溝が形成されていない)*i域から金属が除去されると直ちに、電解 研磨操作を止め、それにより主領域に接着層(もし施されていれば)のみが残る 。この接着層は、湿式の化学的なエツチングまたはイオンによる平削りにより除 去することができる。残存している金属相互接続体は溝内にあり、そして誘電体 層と同一面に形成されている。
ウェーハ上の平面化した金属層のエツチングを実施するための好ましい電解研磨 操作90を第7図に例示しである。ウェーハ91は電解研磨溶液(電解液)94 で満たされた溶液タンク92内の(電解器m溶液と反応しない)陽極導電シリン ダ93内に配置されている。陽極導電シリンダ93と、好ましくは電解研磨金属 が良好に接着する材料で製造された陰極電極96との間には、参照電極95が配 置されている。電圧源97は特定の金属のための所要の電流密度を発生する。
75■および100閤の熱で酸化されたシリコンウェーハが実験的に低温におい て、プラズマで強化された化学的な蒸着(PECVD)により析出した10ミク ロンの5tO1で被覆された。その後、これらのウェーハは、慣用の平版印刷お よびプラズマエツチング技術によりパターン化されて、6ミクロンがら2oミク ロンまでの範囲内で変化する幅を有する5ミクロンの深さの垂直壁部を有する溝 が形成された。Ti (チタン)またはCr(クロム)の40OAの厚さの接着 層がシリコン酸化物上にスパッター蒸着され、次いで2000Aの厚さの鋼のr 種j層が蒸着された。
銅は、ガルバノスタット技術およびパルス電圧技術をそれぞれ使用して、硫酸銅 −硫酸溶液から電気めっきされた。1010−5O/c(の平均電流密度により 、第5図に示した単一ウェーハ高速「流動」めっき装置7oにおいて、毎分0. 1−1ミクロンのめっき速度が得られた。内管72の頂部は、めっきされるウェ ーハ76の前面から約0.5C11の距離において、金属陽極スクリーン74で 蔽われた。めっき溶液は3.5インチの直径のガラス管72を通して強制的に上 方に送られ、ウェーハ76を迅速に横切って流れ、そして大きい容器78中に流 れ落ち、容器78は電解液をポンプ82にもどす、内管72の頂部を横切って延 びた銅のスクリーン74は陽極を構成し、一方ウニーハフ6は陰極を構成してい る。
陽極および陰極は電源80と電気的に接続されている。電源80は、好ましくは 、パルスめっきを行なうためのパルス電源である。
この溶液は3.5インチの直径を有するオリフィスを通して毎分40±80リン ドルの流量で流れ、そしてより大きい容積を有するシリンダ78中に溢流した。
ガルバノスタットめっきおよびパルスめっきの両方に対して、付着の均一度は、 100■のウェーハを横切る場合に、±3%であった。
電気めっきされた銅は、4点プローブで測定したときに、1.8マイクロΩ−1 の抵抗率を有していた。(室温における銅の体積抵抗率は1.7マイクロΩ−1 である。)その後、過剰な金属は燐酸溶液内の定電位電解研磨により毎分0.2 5−1.0 ミクロンの割合で除去された。銅陽極板および銅陰極板(試料)を 垂直方向に相互に向き合うように配置し、そして溶液の移動が極めて僅かである 場合に最良の結果が得られた。ウェーハはチタンシリンダ内に同軸をなして装着 され、そしてウェーハの端縁の付近の流体の循環を阻止するために、チタンシリ ンダをウェーハの前方に約21突出させた。カロメル基準電極が銅陰極板とウェ ーハ陽極との間に吊るされた。
第6図は銅電解研磨の(カロメル電極に対して)O−4ボルトの範囲内の電圧を 走査した間に得られた電流−電圧曲線を示す。
電解研磨は1.2ボルトと4ボルトとの間で行なわれるが、2ボルトよりも高い 電圧で陽極サンプルから過剰な酸基の気泡が発生すると、より高い電圧での電解 研磨が妨げられる。銅を限界研磨する場合には、約1.5ボルトが最適であると 思われる。
埋封された導体が迅速に過度にエツチングされることを阻止するために、銅が最 近に透明になり始めたときに、電解研磨を終了した。大多数の試料上に残存した 最大の銅の厚さは0.25ミクロンであった。この残留した金属は、通常、イオ ンによる平削りまたはスパッターエツチングにより除去された。
銅の付着速度が毎分0.25ないし1.0ミクロンである場合に、ガルバノスタ ットめっき状態およびパルスめっき状態の両方において、埋封した導線の最上面 に2−3ミクロンの深さの裂は目が発生した。しかしながら、その後に行なった 電解研磨にこのくぼみが0.5ミクロン以下に減少して、これらの埋封された導 体の上に付加的な回路層を積層するために十分な平面度が得られた。
ガルバノスタットめっきは、めっきされた溝の中央部にボイドが閉じ込められる 傾向を生ずる。一方、パルスめっき技術は、金属層内にボイドが形成されること を阻止するので、好ましいめっき方法である。
第3図に示すような浴内で電解研磨を行なう場合には、中央部よりも端部が強く 研磨されるような不均一な研磨が生ずることがある。一つの解決方法は、ウェー ハの面に対する流れを阻止しまたは制限する管内にウェーハを配置することであ る。別の解決方法は、ウェーハを旋回し、すなわち、回転することである。
平面化は高度に一体に構成された厚い多層金属相互接続体を形成するために望ま しい、!解研磨によりエツチングを行なうことにより、加工時間を数時間から数 分に減少させることができる。
前記の実施例の変更および変型は、添付の請求の範囲のみにより限定されるよう に意図された本発明の範囲から逸脱することな〈実施することができる。
パターン 金属被覆 FIG、 5 電圧 (ボルト) FIG、6 FIG、7 国際調査報告

Claims (20)

    【特許請求の範囲】
  1. 1.金属相互接続体のための誘電体層内に溝または穴を形成し、該誘電体層上に 、溝または穴を充填し、そして周囲の誘電体層上にわたって延びる実質的に平坦 な平面を有する金属層を形成し、前記の平坦な金層層をエッチングして、誘電体 内に金属が埋封された実質的に平坦な表面を露出させることを含む平面化した薄 膜金属相互接続体を形成する方法。
  2. 2.該金属が電解研磨によりエッチングされる請求の範囲第1項に記載の方法。
  3. 3.該金属がイオンによる平削りによりエッチングされる請求の範囲第1項に記 載の方法。
  4. 4.該溝または穴が誘電体層内にエッチングにより形成される請求の範囲第1項 に記載の方法。
  5. 5.前記平坦な金属層が金属を充填しようとする誘電体層内に形成された量も広 い形状の部分の幅の少なくとも約半分の深さの金属層を付着さセることにより形 成される請求の範囲第1項に記載の方法。
  6. 6.害金属層が電気めっきまたは無電解めっきにより付着せしめられる請求の範 囲第5項に記載の方法。
  7. 7.該金属層がバイアススパッターにより付着せしめられる請求の範囲第5項に 記載の方法。
  8. 8.さらに、金、銀、銅、アルミニウム、ニッケル、亜鉛またはクロムの金属層 を形成することを含む請求の範囲第1項に記載の方法。
  9. 9.該金属層がパルスめっきにより付着せしめられる請求の範囲第6項に記載の 方法。
  10. 10.電解研磨によるエッチングがウェーハを直流電圧源の陽極と接続し、ウエ ーハを電解液内に配置し、ウェーハに十分な電流密度の直流電流を流すことによ り行なわれる請求の範囲第2項に記載の方法。
  11. 11.さらに、複数個のウェーハに対して電解研磨により同時にエッチングを行 なうことを含む請求の範囲第2項に記載の方法。
  12. 12.さらに、エッチングされた金属相互接続体上に付加的な誘電体層を形成し 、そして溝または穴を形成し、実質的に平坦な表面を有する金属層を形成し、そ して該金属層をエッチングして多層相互接続体を形成することを含む請求の範囲 第1項に記載の方法。
  13. 13.該金重層が電解研磨によりエッチングされる請求の範囲第12項に記載の 方法。
  14. 14.該金属層がイオンによる平削りによりエッチングされる請求の範囲第12 項に記載の方法。
  15. 15.自己平面化方法により、金属を充填しようとする誘電性支持体内に形成さ れた量も広い形状の部分の幅の少なくとも半分の深さまで金属層を付着させるこ とを含むパターン化された誘電性支持体上に実質的に平面化した金属を形成する 方法。
  16. 16.該金属層が等方性の方法により付着せしめられる請求の範囲第15項に記 載の方法。
  17. 17.該金重層が電気めっきにより付着せしめられる請求の範囲第16項に記載 の方法。
  18. 18.該金属層が無電解めっきにより付着せしめられる請求の範囲第16項に記 載の方法。
  19. 19.該金属層がバイアススパッターにより付着せしめられる請求の範囲第15 項に記載の方法。
  20. 20.該金属層がパルスめっきにより付着せしめられる請求の範囲第15項に記 載の方法。
JP1508043A 1989-05-08 1989-07-10 電気化学的な平面化 Pending JPH04507326A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US348,982 1989-05-08
US07/348,982 US5256565A (en) 1989-05-08 1989-05-08 Electrochemical planarization

Publications (1)

Publication Number Publication Date
JPH04507326A true JPH04507326A (ja) 1992-12-17

Family

ID=23370398

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1508043A Pending JPH04507326A (ja) 1989-05-08 1989-07-10 電気化学的な平面化

Country Status (4)

Country Link
US (1) US5256565A (ja)
EP (1) EP0471664A4 (ja)
JP (1) JPH04507326A (ja)
WO (1) WO1990013908A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11238704A (ja) * 1998-02-23 1999-08-31 Ideya:Kk 半導体基板の配線溝メッキ方法およびメッキ装置
JP2002520850A (ja) * 1998-07-09 2002-07-09 エーシーエム リサーチ,インコーポレイティド 半導体デバイス上の金属相互接続を電解研磨する方法及び装置
JP2004356117A (ja) * 2003-05-26 2004-12-16 Ebara Corp 基板処理方法及びその装置
JP2005229121A (ja) * 2001-03-16 2005-08-25 Ebara Corp 配線形成装置及びその方法

Families Citing this family (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3724592B2 (ja) * 1993-07-26 2005-12-07 ハイニックス セミコンダクター アメリカ インコーポレイテッド 半導体基板の平坦化方法
EP0760020B1 (en) * 1995-02-16 1999-11-03 Koninklijke Philips Electronics N.V. Device having a switch comprising a chromium layer and method for depositing chromium layers by sputtering
US5726498A (en) * 1995-05-26 1998-03-10 International Business Machines Corporation Wire shape conferring reduced crosstalk and formation methods
US5766446A (en) * 1996-03-05 1998-06-16 Candescent Technologies Corporation Electrochemical removal of material, particularly excess emitter material in electron-emitting device
US5893967A (en) * 1996-03-05 1999-04-13 Candescent Technologies Corporation Impedance-assisted electrochemical removal of material, particularly excess emitter material in electron-emitting device
US5948697A (en) * 1996-05-23 1999-09-07 Lsi Logic Corporation Catalytic acceleration and electrical bias control of CMP processing
US5854140A (en) * 1996-12-13 1998-12-29 Siemens Aktiengesellschaft Method of making an aluminum contact
US6130161A (en) 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
US6069068A (en) 1997-05-30 2000-05-30 International Business Machines Corporation Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity
EP0929909B1 (en) * 1997-06-06 2006-09-27 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device
US6120674A (en) * 1997-06-30 2000-09-19 Candescent Technologies Corporation Electrochemical removal of material in electron-emitting device
US6007695A (en) * 1997-09-30 1999-12-28 Candescent Technologies Corporation Selective removal of material using self-initiated galvanic activity in electrolytic bath
EP1019954B1 (en) * 1998-02-04 2013-05-15 Applied Materials, Inc. Method and apparatus for low-temperature annealing of electroplated copper micro-structures in the production of a microelectronic device
US6996549B2 (en) * 1998-05-01 2006-02-07 Health Discovery Corporation Computer-aided image analysis
EP1086485A2 (en) * 1998-05-12 2001-03-28 Semitool, Inc. Process and manufacturing tool architecture for use in the manufacture of one or more metallization levels on a workpiece
US6132586A (en) * 1998-06-11 2000-10-17 Integrated Process Equipment Corporation Method and apparatus for non-contact metal plating of semiconductor wafers using a bipolar electrode assembly
US6143155A (en) * 1998-06-11 2000-11-07 Speedfam Ipec Corp. Method for simultaneous non-contact electrochemical plating and planarizing of semiconductor wafers using a bipiolar electrode assembly
US6121152A (en) * 1998-06-11 2000-09-19 Integrated Process Equipment Corporation Method and apparatus for planarization of metallized semiconductor wafers using a bipolar electrode assembly
JP3629150B2 (ja) * 1998-08-11 2005-03-16 株式会社東芝 メッキ膜の形成方法及び形成装置
TW399259B (en) * 1998-08-18 2000-07-21 United Microelectronics Corp Planarization method for the surface of metal damascene
US6815336B1 (en) * 1998-09-25 2004-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Planarization of copper damascene using reverse current electroplating and chemical mechanical polishing
US6709565B2 (en) 1998-10-26 2004-03-23 Novellus Systems, Inc. Method and apparatus for uniform electropolishing of damascene ic structures by selective agitation
US7531079B1 (en) 1998-10-26 2009-05-12 Novellus Systems, Inc. Method and apparatus for uniform electropolishing of damascene IC structures by selective agitation
US7449098B1 (en) 1999-10-05 2008-11-11 Novellus Systems, Inc. Method for planar electroplating
US6315883B1 (en) 1998-10-26 2001-11-13 Novellus Systems, Inc. Electroplanarization of large and small damascene features using diffusion barriers and electropolishing
US6719615B1 (en) 2000-10-10 2004-04-13 Beaver Creek Concepts Inc Versatile wafer refining
US6413388B1 (en) 2000-02-23 2002-07-02 Nutool Inc. Pad designs and structures for a versatile materials processing apparatus
US7425250B2 (en) 1998-12-01 2008-09-16 Novellus Systems, Inc. Electrochemical mechanical processing apparatus
US7427337B2 (en) * 1998-12-01 2008-09-23 Novellus Systems, Inc. System for electropolishing and electrochemical mechanical polishing
US7204924B2 (en) * 1998-12-01 2007-04-17 Novellus Systems, Inc. Method and apparatus to deposit layers with uniform properties
US7578923B2 (en) * 1998-12-01 2009-08-25 Novellus Systems, Inc. Electropolishing system and process
US6497800B1 (en) * 2000-03-17 2002-12-24 Nutool Inc. Device providing electrical contact to the surface of a semiconductor workpiece during metal plating
US6610190B2 (en) * 2000-11-03 2003-08-26 Nutool, Inc. Method and apparatus for electrodeposition of uniform film with minimal edge exclusion on substrate
DE60033314T2 (de) * 1999-07-26 2007-08-30 Tokyo Electron Ltd. Plattierungsverfahren, -vorrichtung und -system
US6423200B1 (en) * 1999-09-30 2002-07-23 Lam Research Corporation Copper interconnect seed layer treatment methods and apparatuses for treating the same
US6653226B1 (en) * 2001-01-09 2003-11-25 Novellus Systems, Inc. Method for electrochemical planarization of metal surfaces
US6299741B1 (en) * 1999-11-29 2001-10-09 Applied Materials, Inc. Advanced electrolytic polish (AEP) assisted metal wafer planarization method and apparatus
US6379223B1 (en) 1999-11-29 2002-04-30 Applied Materials, Inc. Method and apparatus for electrochemical-mechanical planarization
US6612915B1 (en) 1999-12-27 2003-09-02 Nutool Inc. Work piece carrier head for plating and polishing
US6354916B1 (en) 2000-02-11 2002-03-12 Nu Tool Inc. Modified plating solution for plating and planarization and process utilizing same
US6350364B1 (en) * 2000-02-18 2002-02-26 Taiwan Semiconductor Manufacturing Company Method for improvement of planarity of electroplated copper
US20060131177A1 (en) * 2000-02-23 2006-06-22 Jeffrey Bogart Means to eliminate bubble entrapment during electrochemical processing of workpiece surface
US20090020437A1 (en) * 2000-02-23 2009-01-22 Basol Bulent M Method and system for controlled material removal by electrochemical polishing
US7141146B2 (en) * 2000-02-23 2006-11-28 Asm Nutool, Inc. Means to improve center to edge uniformity of electrochemical mechanical processing of workpiece surface
US6482307B2 (en) 2000-05-12 2002-11-19 Nutool, Inc. Method of and apparatus for making electrical contact to wafer surface for full-face electroplating or electropolishing
US6852208B2 (en) 2000-03-17 2005-02-08 Nutool, Inc. Method and apparatus for full surface electrotreating of a wafer
US20060118425A1 (en) * 2000-04-19 2006-06-08 Basol Bulent M Process to minimize and/or eliminate conductive material coating over the top surface of a patterned substrate
WO2001084617A1 (en) * 2000-04-27 2001-11-08 Nu Tool Inc. Conductive structure for use in multi-level metallization and process
US6695962B2 (en) 2001-05-01 2004-02-24 Nutool Inc. Anode designs for planar metal deposits with enhanced electrolyte solution blending and process of supplying electrolyte solution using such designs
US6478936B1 (en) 2000-05-11 2002-11-12 Nutool Inc. Anode assembly for plating and planarizing a conductive layer
US7195696B2 (en) * 2000-05-11 2007-03-27 Novellus Systems, Inc. Electrode assembly for electrochemical processing of workpiece
TW571005B (en) * 2000-06-29 2004-01-11 Ebara Corp Method and apparatus for forming copper interconnects, and polishing liquid and polishing method
US6921551B2 (en) * 2000-08-10 2005-07-26 Asm Nutool, Inc. Plating method and apparatus for controlling deposition on predetermined portions of a workpiece
US7754061B2 (en) * 2000-08-10 2010-07-13 Novellus Systems, Inc. Method for controlling conductor deposition on predetermined portions of a wafer
WO2002023613A2 (en) * 2000-09-15 2002-03-21 Rodel Holdings, Inc. Metal cmp process with reduced dishing
DE10048420A1 (de) * 2000-09-29 2002-04-18 Infineon Technologies Ag Verfahren zum Herstellen von integrierten Schaltungsanordnungen sowie zugehörige Schaltungsanordnungen, insbesondere Tunnelkontaktelemente
US6464855B1 (en) 2000-10-04 2002-10-15 Speedfam-Ipec Corporation Method and apparatus for electrochemical planarization of a workpiece
US7377836B1 (en) 2000-10-10 2008-05-27 Beaver Creek Concepts Inc Versatile wafer refining
US6896776B2 (en) 2000-12-18 2005-05-24 Applied Materials Inc. Method and apparatus for electro-chemical processing
US6802946B2 (en) 2000-12-21 2004-10-12 Nutool Inc. Apparatus for controlling thickness uniformity of electroplated and electroetched layers
US6402592B1 (en) * 2001-01-17 2002-06-11 Steag Cutek Systems, Inc. Electrochemical methods for polishing copper films on semiconductor substrates
US6866763B2 (en) * 2001-01-17 2005-03-15 Asm Nutool. Inc. Method and system monitoring and controlling film thickness profile during plating and electroetching
US6736952B2 (en) 2001-02-12 2004-05-18 Speedfam-Ipec Corporation Method and apparatus for electrochemical planarization of a workpiece
US7232514B2 (en) * 2001-03-14 2007-06-19 Applied Materials, Inc. Method and composition for polishing a substrate
US6811680B2 (en) 2001-03-14 2004-11-02 Applied Materials Inc. Planarization of substrates using electrochemical mechanical polishing
US7128825B2 (en) 2001-03-14 2006-10-31 Applied Materials, Inc. Method and composition for polishing a substrate
US7323416B2 (en) 2001-03-14 2008-01-29 Applied Materials, Inc. Method and composition for polishing a substrate
US6899804B2 (en) * 2001-12-21 2005-05-31 Applied Materials, Inc. Electrolyte composition and treatment for electrolytic chemical mechanical polishing
US7160432B2 (en) * 2001-03-14 2007-01-09 Applied Materials, Inc. Method and composition for polishing a substrate
US7582564B2 (en) 2001-03-14 2009-09-01 Applied Materials, Inc. Process and composition for conductive material removal by electrochemical mechanical polishing
US6638863B2 (en) * 2001-04-24 2003-10-28 Acm Research, Inc. Electropolishing metal layers on wafers having trenches or vias with dummy structures
US20030201185A1 (en) * 2002-04-29 2003-10-30 Applied Materials, Inc. In-situ pre-clean for electroplating process
US20030209523A1 (en) * 2002-05-09 2003-11-13 Applied Materials, Inc. Planarization by chemical polishing for ULSI applications
US7189313B2 (en) * 2002-05-09 2007-03-13 Applied Materials, Inc. Substrate support with fluid retention band
KR100559041B1 (ko) * 2002-07-11 2006-03-10 매그나칩 반도체 유한회사 반도체 소자의 구리 배선 형성 방법
US20040217005A1 (en) * 2002-07-24 2004-11-04 Aron Rosenfeld Method for electroplating bath chemistry control
US7799200B1 (en) 2002-07-29 2010-09-21 Novellus Systems, Inc. Selective electrochemical accelerator removal
US20040040863A1 (en) * 2002-08-29 2004-03-04 Micron Technology, Inc. Systems for electrolytic removal of metals from substrates
US6783657B2 (en) * 2002-08-29 2004-08-31 Micron Technology, Inc. Systems and methods for the electrolytic removal of metals from substrates
US20050040049A1 (en) * 2002-09-20 2005-02-24 Rimma Volodarsky Anode assembly for plating and planarizing a conductive layer
US6796887B2 (en) 2002-11-13 2004-09-28 Speedfam-Ipec Corporation Wear ring assembly
US7232766B2 (en) * 2003-03-14 2007-06-19 Lam Research Corporation System and method for surface reduction, passivation, corrosion prevention and activation of copper surface
US6821899B2 (en) * 2003-03-14 2004-11-23 Lam Research Corporation System, method and apparatus for improved local dual-damascene planarization
US7078344B2 (en) * 2003-03-14 2006-07-18 Lam Research Corporation Stress free etch processing in combination with a dynamic liquid meniscus
US7009281B2 (en) * 2003-03-14 2006-03-07 Lam Corporation Small volume process chamber with hot inner surfaces
US7140374B2 (en) * 2003-03-14 2006-11-28 Lam Research Corporation System, method and apparatus for self-cleaning dry etch
US7217649B2 (en) * 2003-03-14 2007-05-15 Lam Research Corporation System and method for stress free conductor removal
US6939796B2 (en) * 2003-03-14 2005-09-06 Lam Research Corporation System, method and apparatus for improved global dual-damascene planarization
US20070131563A1 (en) * 2003-04-14 2007-06-14 Asm Nutool, Inc. Means to improve center to edge uniformity of electrochemical mechanical processing of workpiece surface
US7390429B2 (en) 2003-06-06 2008-06-24 Applied Materials, Inc. Method and composition for electrochemical mechanical polishing processing
US20040259479A1 (en) * 2003-06-23 2004-12-23 Cabot Microelectronics Corporation Polishing pad for electrochemical-mechanical polishing
US20040262168A1 (en) * 2003-06-25 2004-12-30 Jinshan Huo Methods of electopolishing patterned substrates
US20050037620A1 (en) * 2003-08-15 2005-02-17 Berman Michael J. Method for achieving wafer contact for electro-processing
US6848977B1 (en) 2003-08-29 2005-02-01 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Polishing pad for electrochemical mechanical polishing
US8158532B2 (en) * 2003-10-20 2012-04-17 Novellus Systems, Inc. Topography reduction and control by selective accelerator removal
US8530359B2 (en) 2003-10-20 2013-09-10 Novellus Systems, Inc. Modulated metal removal using localized wet etching
US7390744B2 (en) 2004-01-29 2008-06-24 Applied Materials, Inc. Method and composition for polishing a substrate
US20050167266A1 (en) * 2004-02-02 2005-08-04 Cabot Microelectronics Corporation ECMP system
US7648622B2 (en) 2004-02-27 2010-01-19 Novellus Systems, Inc. System and method for electrochemical mechanical polishing
US20060009038A1 (en) 2004-07-12 2006-01-12 International Business Machines Corporation Processing for overcoming extreme topography
US20070151866A1 (en) * 2006-01-05 2007-07-05 Applied Materials, Inc. Substrate polishing with surface pretreatment
US7585760B2 (en) * 2006-06-23 2009-09-08 Intel Corporation Method for forming planarizing copper in a low-k dielectric
US8500985B2 (en) 2006-07-21 2013-08-06 Novellus Systems, Inc. Photoresist-free metal deposition
US20080174027A1 (en) * 2007-01-22 2008-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor interconnect structure with rounded edges and method for forming the same
US8323460B2 (en) * 2007-06-20 2012-12-04 Lam Research Corporation Methods and systems for three-dimensional integrated circuit through hole via gapfill and overburden removal
US8168540B1 (en) 2009-12-29 2012-05-01 Novellus Systems, Inc. Methods and apparatus for depositing copper on tungsten

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5232234B2 (ja) * 1971-10-11 1977-08-19
JPS5462929A (en) * 1977-10-28 1979-05-21 Sumitomo Electric Ind Ltd Surface treating method for aluminum and aluminum alloy
DE3072040D1 (en) * 1979-07-23 1987-11-05 Fujitsu Ltd Method of manufacturing a semiconductor device wherein first and second layers are formed
JPS58141531A (ja) * 1982-02-18 1983-08-22 Toshiba Corp 半導体素子用金属薄膜エツチング装置
US4475983A (en) * 1982-09-03 1984-10-09 At&T Bell Laboratories Base metal composite electrical contact material
JPS5982746A (ja) * 1982-11-04 1984-05-12 Toshiba Corp 半導体装置の電極配線方法
US4915983A (en) * 1985-06-10 1990-04-10 The Foxboro Company Multilayer circuit board fabrication process
US4681795A (en) * 1985-06-24 1987-07-21 The United States Of America As Represented By The Department Of Energy Planarization of metal films for multilevel interconnects
US4674176A (en) * 1985-06-24 1987-06-23 The United States Of America As Represented By The United States Department Of Energy Planarization of metal films for multilevel interconnects by pulsed laser heating
US4624749A (en) * 1985-09-03 1986-11-25 Harris Corporation Electrodeposition of submicrometer metallic interconnect for integrated circuits
US4944836A (en) * 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
GB2186424A (en) * 1986-01-30 1987-08-12 Plessey Co Plc Method for producing integrated circuit interconnects
US4696729A (en) * 1986-02-28 1987-09-29 International Business Machines Electroplating cell
US4692349A (en) * 1986-03-03 1987-09-08 American Telephone And Telegraph Company, At&T Bell Laboratories Selective electroless plating of vias in VLSI devices
US4729940A (en) * 1986-05-16 1988-03-08 Cbs Inc. Method of manufacturing master for optical information carrier
US4808545A (en) * 1987-04-20 1989-02-28 International Business Machines Corporation High speed GaAs MESFET having refractory contacts and a self-aligned cold gate fabrication process
JPH01108746A (ja) * 1987-10-21 1989-04-26 Toshiba Corp 半導体装置の製造方法
US4874493A (en) * 1988-03-28 1989-10-17 Microelectronics And Computer Technology Corporation Method of deposition of metal into cavities on a substrate
WO1990000476A1 (en) * 1988-07-12 1990-01-25 The Regents Of The University Of California Planarized interconnect etchback
US4855252A (en) * 1988-08-22 1989-08-08 International Business Machines Corporation Process for making self-aligned contacts
US5096550A (en) * 1990-10-15 1992-03-17 The United States Of America As Represented By The United States Department Of Energy Method and apparatus for spatially uniform electropolishing and electrolytic etching

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11238704A (ja) * 1998-02-23 1999-08-31 Ideya:Kk 半導体基板の配線溝メッキ方法およびメッキ装置
JP2002520850A (ja) * 1998-07-09 2002-07-09 エーシーエム リサーチ,インコーポレイティド 半導体デバイス上の金属相互接続を電解研磨する方法及び装置
JP2005229121A (ja) * 2001-03-16 2005-08-25 Ebara Corp 配線形成装置及びその方法
JP2004356117A (ja) * 2003-05-26 2004-12-16 Ebara Corp 基板処理方法及びその装置

Also Published As

Publication number Publication date
EP0471664A1 (en) 1992-02-26
US5256565A (en) 1993-10-26
EP0471664A4 (en) 1993-02-10
WO1990013908A1 (en) 1990-11-15

Similar Documents

Publication Publication Date Title
JPH04507326A (ja) 電気化学的な平面化
CN102459717B (zh) 用于电镀的方法及设备
US6203684B1 (en) Pulse reverse electrodeposition for metallization and planarization of a semiconductor substrates
US6750144B2 (en) Method for electrochemical metallization and planarization of semiconductor substrates having features of different sizes
KR101475979B1 (ko) 미세 구조체
EP1948852B1 (en) Master electrode and method of forming the master electrode
CN1685086B (zh) 电抛光和电镀方法
US20050145489A1 (en) Electroetching process and system
US20130062210A1 (en) Manufacturing method of substrate and manufacturing method of wiring substrate
US8099861B2 (en) Current-leveling electroplating/electropolishing electrode
US6541379B2 (en) Wiring forming method for semiconductor device
US3314869A (en) Method of manufacturing multilayer microcircuitry including electropolishing to smooth film conductors
JP2004526304A (ja) 半導体基板上の銅皮膜を研磨するための電気化学的方法
US20050095854A1 (en) Methods for depositing high yield and low defect density conductive films in damascene structures
US6793797B2 (en) Method for integrating an electrodeposition and electro-mechanical polishing process
WO1990000476A1 (en) Planarized interconnect etchback
Llona et al. Seedless electroplating on patterned silicon
JP2000087295A (ja) 電解メッキ方法、電解メッキ装置及び半導体装置の製造方法
GB2080630A (en) Printed circuit panels
JP2011202194A (ja) 金属充填微細構造体の製造方法
TW202235689A (zh) 金屬填充微細結構體和金屬填充微細結構體的製造方法
US6848975B2 (en) Electrochemical planarization of metal feature surfaces
TWI274616B (en) Method and system for removing thin metal film
KR20230015412A (ko) 구조체 및 구조체의 제조 방법
TW521338B (en) Process to minimize and/or eliminate conductive material coating over the top surface of a patterned substrate and layer structure made thereby