JPH0449200B2 - - Google Patents

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JPH0449200B2
JPH0449200B2 JP11774084A JP11774084A JPH0449200B2 JP H0449200 B2 JPH0449200 B2 JP H0449200B2 JP 11774084 A JP11774084 A JP 11774084A JP 11774084 A JP11774084 A JP 11774084A JP H0449200 B2 JPH0449200 B2 JP H0449200B2
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Japan
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voltage
point
mode
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write
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JP11774084A
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Kyokazu Hashimoto
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C17/00Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards

Description

【発明の詳細な説明】 (技術分野) 本発明は、半導体記憶装置、特に絶縁ゲート型
電界効果トランジスタを主な構成要素とする電気
的書込み・消去可能な読出し専用の半導体記憶装
置に関する。
DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a semiconductor memory device, and more particularly to an electrically programmable and erasable read-only semiconductor memory device whose main component is an insulated gate field effect transistor.

(従来技術) 第1図は、絶縁ゲート型電界効果トランジスタ
(以下、IGFETという。)を用いた、電気的書込
み・消去可能な読出し専用の半導体記憶装置(以
下、EEPROMという。)において、電界により
絶縁膜を通して、電子又は正孔を通過させる方式
により書込み、消去を行なう浮遊ゲート型
IGFETを記憶素子として用いた場合のメモリセ
ルの構成を示したものである。
(Prior Art) Figure 1 shows an electrically programmable and erasable read-only semiconductor memory device (hereinafter referred to as EEPROM) using an insulated gate field effect transistor (hereinafter referred to as IGFET). Floating gate type that writes and erases by passing electrons or holes through an insulating film
This figure shows the configuration of a memory cell when an IGFET is used as a memory element.

メモリセルMは、Nチヤネル型エンハンスメン
ト型の選択用IGFET(以下、選択用セルという。)
Qxと、実際に、“0”又は“1”を記憶する浮遊
ゲート型IGFET(以下、記憶用セルという。)QG
を直列に接続することにより構成される。QKは、
記憶用セルのXアドレスを指定する選択用Nチヤ
ネル型エンハンスメント型IGFET(以下、NE−
IGFETという。)、QYは、メモリセルMのYアド
レスを指定する選択用NE−IGFET、QSは記憶用
セルQGのYアドレスを指定する選択用NE−
IGFET、QDは、書込みモード時に導通するNE
−IGFETである。XはXアドレス線、YはYア
ドレス線を示す。又、Pは、書込みモード時、消
去モード時、読出しモード時に、記憶用セルQG
のドレインEに、所望の電圧が印加されるように
制御された電圧が印加される点(ノード)、Gは、
書込みモード時、消去モード時、読出しモード時
に、記憶用セルQGのゲートに、所望の電圧が印
加されるように制御された電圧が印加される点、
Sは、書込みモード時、消去モード時、読出しモ
ード時に、記憶用セルQGのソースに、所望の電
圧が印加されるように制御された電圧が印加され
る点である。
Memory cell M is an N-channel enhancement type selection IGFET (hereinafter referred to as selection cell).
Qx and a floating gate IGFET that actually stores “0” or “1” (hereinafter referred to as a storage cell) Q G
It is constructed by connecting in series. Q K is
Selective N-channel enhancement type IGFET (hereinafter referred to as NE-) that specifies the X address of the storage cell
It is called IGFET. ), Q Y is a selection NE-IGFET that specifies the Y address of memory cell M, and Q S is a selection NE-IGFET that specifies the Y address of storage cell Q G.
The IGFET, Q D , is NE conducting during write mode.
−IGFET. X indicates an X address line, and Y indicates a Y address line. In addition, P is a storage cell Q G in write mode, erase mode, and read mode.
The point (node) where a voltage controlled so that a desired voltage is applied to the drain E of is applied, G is,
A voltage controlled so that a desired voltage is applied to the gate of the storage cell Q G in write mode, erase mode, and read mode,
S is a point at which a voltage controlled so that a desired voltage is applied to the source of the memory cell Q G is applied in write mode, erase mode, and read mode.

第1図に示すメモリセルMが選択されたとし
て、第1図の各点の電圧、各信号の電圧、記憶用
セルQGの状態を、書込みモード時、消去モード
時、読出しモード時の各場合について説明する。
なお、説明を簡単にするために、NE−IGFET
QS,QK,QY,QX,QDのしきい値電圧は同一で
VT1とする。又、書込み電圧、消去電圧は共に
Vppとし、電源電圧はVccとする。さらに、絶縁
膜を通過する電荷は電子とする。
Assuming that the memory cell M shown in FIG. 1 is selected, the voltage at each point in FIG. 1, the voltage of each signal, and the state of the storage cell Q Let me explain the case.
In addition, to simplify the explanation, NE−IGFET
The threshold voltages of Q S , Q K , Q Y , Q X , and Q D are the same.
Let V T1 . Also, the write voltage and erase voltage are both
Vpp, and the power supply voltage is Vcc. Furthermore, it is assumed that the charges passing through the insulating film are electrons.

(A) 書込みモード 点Pには書込み電圧Vppが、点Gには接地電位
が点Sには電源電圧Vccが、データ入力線Dには
書込み電圧Vppがそれぞれ印加される。Xアドレ
ス線X,Yアドレス線Yは共に書込み電圧Vppが
印加される。従つて、記憶用セルQGのドレイン
EにはVpp−VT1が印加され、ゲートには接地電
位が印加されるので、電子が浮遊ゲートから放出
され、浮遊ゲートが正に帯電し、記憶用セルQG
のしきい値電圧は、読出しモード時に、記憶用セ
ルQGのゲートに印加される読出し電圧VRよりも
低くなる。書き込まれた記憶用セルQGのしきい
値電圧をVTM(W)とし、“1”が書き込まれてい
ると定義する。
(A) Write mode A write voltage Vpp is applied to a point P, a ground potential is applied to a point G, a power supply voltage Vcc is applied to a point S, and a write voltage Vpp is applied to a data input line D. A write voltage Vpp is applied to both the X address line X and the Y address line Y. Therefore, since Vpp-V T1 is applied to the drain E of the memory cell Q G and the ground potential is applied to the gate, electrons are emitted from the floating gate, the floating gate becomes positively charged, and the memory cell Cell Q G
The threshold voltage of is lower than the read voltage V R applied to the gate of the storage cell Q G in the read mode. Let V TM (W) be the threshold voltage of the written memory cell Q G , and define that "1" is written.

(B) 消去モード 点Pには電源電圧Vccが、点Gには消去電圧
Vppが、点Sには接地電位が、データ入力線Dに
は接地電位がそれぞれ印加される。Xアドレス線
X,Yアドレス線Yは共に消去電圧Vppが印加さ
れる。従つて、記憶用セルQGのドレインEには
接地電位が印加され、ゲートにはVpp−VT1の電
圧が印加されるので、電子がドレインEから浮遊
ゲートに注入され、浮遊ゲートは負に帯電し、記
憶用セルQGのしきい値電圧は、読出しモード時
に記憶用セルのゲートに印加される読出し電圧
VRよりも高くなる。消去された記憶用セルのし
きい値電圧をVTM(E)とし、“0”が書き込まれ
ていると定義する。
(B) Erase mode Power supply voltage Vcc is applied to point P, erase voltage is applied to point G
Vpp, a ground potential is applied to the point S, and a ground potential is applied to the data input line D. Erasing voltage Vpp is applied to both the X address line X and the Y address line Y. Therefore, the ground potential is applied to the drain E of the memory cell Q G , and the voltage of Vpp - V T1 is applied to the gate, so electrons are injected from the drain E to the floating gate, and the floating gate becomes negative. The threshold voltage of the charged storage cell Q G is equal to the read voltage applied to the gate of the storage cell during read mode.
It will be higher than VR . The threshold voltage of an erased memory cell is defined as V TM (E), and it is defined that "0" is written.

(C) 読出しモード 点Pには電源電圧Vccが、点Gには読出し電圧
VRが、点Sには接地電位が、データ入力線Dに
は接地電位がそれぞれ印加される。Xアドレス線
X,Yアドレス線Yは共に、電源電圧Vccが印加
される。従つて、記憶用セルQGのドレインEは
点Aに電気的に接続され、ゲートには読出し電圧
VRが印加される。
(C) Read mode Power supply voltage Vcc is applied to point P, read voltage is applied to point G
V R is applied, a ground potential is applied to point S, and a ground potential is applied to data input line D, respectively. A power supply voltage Vcc is applied to both the X address line X and the Y address line Y. Therefore, the drain E of the storage cell Q G is electrically connected to point A, and the read voltage is applied to the gate.
V R is applied.

以上述べたように、“1”が書き込まれた記憶
用セルのしきい値電圧はVTM(W)となり、読出
し電圧VRよりも低くなるので、読出しモード時
に、“1”が書き込まれた記憶用セルを含むメモ
リセルが選択された場合、選択された記憶用セル
は導通となる、又、“0”が書き込まれた記憶用
セルのしきい値電圧はVTM(E)となり、読出し
電圧VRよりも高くなるので、読出しモード時に、
“0”が書き込まれた記憶用セルを含むメモリセ
ルが選択された場合、選択された記憶用セルは非
導通となる。
As mentioned above, the threshold voltage of a storage cell to which "1" is written is V TM (W), which is lower than the read voltage V R , so in the read mode, when "1" is written, When a memory cell including a storage cell is selected, the selected storage cell becomes conductive, and the threshold voltage of the storage cell to which "0" is written becomes V TM (E), and the readout cell becomes conductive. Since the voltage is higher than V R , in read mode,
When a memory cell including a memory cell written with "0" is selected, the selected memory cell becomes non-conductive.

一般に、読出し電圧VRは、しきい値電圧VTM
(E)とVTM(W)の中央付近になるように設計さ
れる。例えば、VTM(E)=4v,VTM(W)=−2vと
すると、VR=1Vになるように設計される。
Generally, the read voltage V R is equal to the threshold voltage V TM
(E) and V TM (W) are designed to be near the center. For example, if V TM (E) = 4v and V TM (W) = -2v, it is designed so that V R = 1V.

第2図は従来のEEPROMの一例の要部を示す
回路図である。本従来例は、第1のデイジツト線
B1と外部回路から制御された電圧が印加される
点Sの間に並列に接続された、選択用セルQX11
記憶用セルQG11が直列に接続された構成のメモリ
セルM11と、……、選択用セルQXn1を記憶用セル
QGn1が直列に接続された構成のメモリセルMn1
と、第nのデイジツト線Bnと点Sの間に並列に
接続された、選択用セルQX1oと記憶用セルQG1o
直列に接続された構成のメモリセルM1oと、…
…、選択用セルQXnoと記憶用セルQGnoが直列に
接続された構成のメモリセルMnoと、Xアドレス
線X1,……,Xmと、Yアドレス線Y1,……,
Ynと、点Aとデイジツト線B1の間に接続され、
ゲートにYアドレス線Y1が接続されたデイジツ
ト線B1に付加されたメモリセルM11,……,Mn1
のYアドレスを指定する選択用NE−IGFETQY1
と、点Aとデイジツト線Bnの間に接続され、ゲ
ートにYアドレス線Ynが接続されたデイジツト
線Bnに付加されたメモリセルM1o,……,Mno
Yアドレスを指定する選択用NE−IGFETQYoと、
点C1と点H11の間に接続され、ゲートにXアドレ
ス線X1が接続された記憶用セルQG11,……,の
Xアドレスを指定する選択用NE−IGFETQK11
と、……,点C1と点Hm1の間に接続され、ゲー
トにXアドレス線Xmが接続された記憶用セル
QGn1,……,のXアドレスを指定する選択用NE
−IGFETQKn1と、……,点Cnと点H1oの間に接
続され、ゲートにXアドレス線X1が接続された
記憶用セルQG1o,……,のXアドレスを指定する
選択用NE−IGFETQKo1と、……,点Cnと点
Hmnの間に接続され、ゲートにXアドレス線
Xmが接続された記憶用セルQGno,……,のXア
ドレスを指定する選択用NE−IGFETQKnoと、外
部回路から制御された電圧が印加される点Gと点
C1の間に接続され、ゲートにYアドレス線Y1
接続された記憶用セルQG11,……,QGn1のYアド
レスを指定する選択用NE−IGFETQS1と、……,
点Gと点Cnの間に接続され、ゲートにYアドレ
ス線Ynが接続された記憶用セルQG1o,……,
QGnoのYアドレスを指定する選択用NE−
IGFETQsoと、外部回路から制御された電圧が印
加される点Pと点Aの間に接続され、ゲートにデ
ータ入力線D1が接続された書込みモード時に導
通するNE−IGFETQD1と、デイジツト線B1,…
…,Bnの電圧変化を検出する反転増幅器I1と、
ゲートとドレインが共通に電源Vccに接続された
NE−IGFETQI1と、反転増幅I1の出力Cがゲー
トにドレインがNE−IGFETQI1のソースに、ソ
ースが点Aに接続されたNE−IGFETQI2と、ド
レインが電源Vccに、ゲートが反転増幅器I1の出
力Cに、ソースが点Aに接続されたデイジツト線
B1,……,Bnをプリチヤージするプリチヤージ
用NE−IGFETQI3と、反転増幅器I1,NE−
IGFETQI1,QI2,QI3から構成されたセンスアン
プ回路S1の出力Fの電位を整形し出力O1として
伝達する機能ブロツクT1とから構成される。
FIG. 2 is a circuit diagram showing a main part of an example of a conventional EEPROM. In this conventional example, the first digit line
A memory cell M 11 is connected in parallel between B 1 and a point S to which a voltage controlled from an external circuit is applied, and has a selection cell Q ……, select cell Q Xn1 as storage cell
Memory cell M n1 configured with Q Gn1 connected in series
and a memory cell M1o , which is connected in parallel between the n-th digit line Bn and point S, and has a configuration in which a selection cell QX1o and a storage cell QG1o are connected in series, and...
..., a memory cell M no in which a selection cell Q Xno and a storage cell Q Gno are connected in series, an X address line X 1 , ..., Xm, and a Y address line Y 1 , ...,
Yn, connected between point A and digit line B 1 ,
Memory cells M 11 , ..., M n1 added to the digit line B 1 whose gate is connected to the Y address line Y 1
NE-IGFETQ Y1 for selection to specify the Y address of
and a selection NE that specifies the Y address of the memory cell M1o ,...,Mno connected between the point A and the digit line Bn and connected to the digit line Bn whose gate is connected to the Y address line Yn. −IGFETQ Yo and
A selection NE-IGFET Q K11 that specifies the X address of the memory cell Q G11 connected between the point C 1 and the point H 11 and having the X address line X 1 connected to the gate.
and..., a memory cell connected between point C 1 and point Hm 1 , with the X address line Xm connected to the gate
Q Gn1 , ..., selection NE that specifies the X address of
- IGFETQ Kn1 and ..., a selection NE that specifies the X address of a storage cell Q G1o connected between points Cn and H 1o and whose gate is connected to the X address line X 1 - IGFETQ Ko1 and..., point Cn and point
Connected between Hmn and X address line to gate
The selection NE-IGFETQ Kno that specifies the X address of the storage cell Q Gno , to which Xm is connected, and the point G and the point where a voltage controlled from the external circuit is applied.
A selection NE-IGFET Q S1 that specifies the Y address of the memory cell Q G11 , ..., Q Gn1 connected between C1 and the Y address line Y1 connected to the gate, ...,
A memory cell Q G1o connected between point G and point Cn and having a Y address line Yn connected to its gate,...
Q NE− for selection to specify the Y address of Gno
IGFETQ so , and NE-IGFETQ D1 , which is connected between points P and A to which a voltage controlled by an external circuit is applied, and which is conductive in write mode with the data input line D1 connected to its gate, and the digit line. B1 ,...
..., an inverting amplifier I 1 that detects the voltage change of Bn,
Gate and drain commonly connected to power supply Vcc
NE-IGFETQ I1 , whose gate is the output C of inverting amplifier I1 , whose drain is connected to the source of NE-IGFETQ I1 , and whose source is connected to point A. NE-IGFETQ I2 , whose drain is connected to power supply Vcc, and whose gate is inverting amplifier At the output C of I 1 , a digit line whose source is connected to point A
B 1 , ..., Bn precharge NE-IGFETQ I3 and inverting amplifier I 1 , NE-
It is composed of a functional block T1 that shapes the potential of the output F of the sense amplifier circuit S1 composed of IGFETQI1 , QI2 , and QI3 and transmits it as an output O1 .

本従来例の読出しモード時のセンスアンプ回路
S1の読出し動作を第2図及び第3図の特性図を用
いて説明する。メモリセルM11の記憶用セルQG11
は消去された状態、つまり、“0”が書き込まれ
ており、メモリセルMm1の記憶用セルQGn1は書
き込まれた状態、つまり“1”が書き込まれてい
ると仮定する。又、説明を簡単にするために、
NE−IGFRTQI1,QI2,QI3,QD1,QS1,QY1
QK11,QKn1,QX11,QXn1のしきい値電圧はすべ
て同一でVT1とする。
Sense amplifier circuit in read mode of this conventional example
The read operation of S1 will be explained using the characteristic diagrams of FIGS. 2 and 3. Memory cell Q G11 for memory cell M 11
It is assumed that Gn1 is in an erased state, that is, "0" is written therein, and that storage cell Q Gn1 of the memory cell Mm1 is in a written state, that is, "1" is written therein. Also, to simplify the explanation,
NE−IGFRTQ I1 , Q I2 , Q I3 , Q D1 , Q S1 , Q Y1 ,
The threshold voltages of Q K11 , Q Kn1 , Q X11 , and Q Xn1 are all the same and are assumed to be V T1 .

読出しモード時点Pには電源電圧Vccが、デー
タ入力線D1には接地電位が印加され、NE−
IGFETQD1は非導通となる。又、点Gには読出し
電圧VRが、点Sには接地電位が印加される。
At the read mode point P, the power supply voltage Vcc is applied, the ground potential is applied to the data input line D1 , and NE-
IGFETQ D1 becomes non-conductive. Further, the read voltage V R is applied to the point G, and the ground potential is applied to the point S.

読出しモード時、選択された記憶用セルのドレ
インは、電気的に点Aに接続される。
In read mode, the drain of the selected storage cell is electrically connected to point A.

第3図は反転増幅器I1の入出力特性を示したも
のである。Vcは反転増幅器I1の出力点Cの電圧、
VAは反転増幅器I1の入力点Aの電圧を示す。
FIG. 3 shows the input/output characteristics of the inverting amplifier I1 . Vc is the voltage at the output point C of the inverting amplifier I1 ,
V A indicates the voltage at input point A of the inverting amplifier I 1 .

まず、デイジツト線に付加された容量が充電さ
れる場合について説明する。アドレス入力により
Xアドレス線X1、Yアドレス線Y1が選択され、
メモリセルM11が選択されたとする。
First, the case where the capacitance added to the digit line is charged will be explained. X address line X 1 and Y address line Y 1 are selected by address input,
Assume that memory cell M11 is selected.

X1=Vcc,Y1=Vccとなり、記憶用セルQG11
ゲートには読出し電圧VRが印加される。記憶用
セルQG11は“0”が書き込まれているので、しき
い値電圧は読出し電圧VRより高くなつているの
で、記憶用セルQG11は非導通となる。最悪の場合
として、デイジツト線B1が接地電位であるとす
る。デイジツト線B1の電圧が点Aに伝達され、
反転増幅器I1の出力点Cの電圧は第3図点Jに示
すように、電源電圧Vcc又はそれに近い値となつ
ている。この場合〔Vc−VA〕の値がプリチヤー
ジ用NE−IGFETQI3しきい値電圧(VT1)よりも
十分大きいので、プリチヤージ用NE−
IGFETQI3を通して極めて大きな電流が点Aとデ
イジツト線B1に付加された容量を充電すべく流
れる。点Aの電圧が上昇し、第3図点Kに対応す
る電圧VAKまで上昇すると、第3図から明らかな
ように、反転増幅器I1の出力点Cの電圧Vcは、
点Aの電圧変化の反転増幅器I1の増幅率(−β
倍)だけ変化する。例えば、βを30に設計すると
デイジツト線B1の電圧が0.1v変化するのに応じて
約3v変化することになる。
X 1 =Vcc, Y 1 =Vcc, and the read voltage V R is applied to the gate of the storage cell Q G11 . Since "0" is written in the memory cell Q G11 , the threshold voltage is higher than the read voltage V R , so the memory cell Q G11 becomes non-conductive. Assume that the digit line B1 is at ground potential in the worst case. The voltage on digit line B1 is transmitted to point A,
The voltage at the output point C of the inverting amplifier I1 is at or near the power supply voltage Vcc, as shown at point J in Figure 3. In this case, the value of [Vc-V A ] is sufficiently larger than the pre-charge NE-IGFETQ I3 threshold voltage (V T1 ), so the pre-charge NE-
A very large current flows through IGFETQ I3 to charge the capacitance added to point A and digit line B1 . When the voltage at point A increases to the voltage VAK corresponding to point K in Figure 3, as is clear from Figure 3, the voltage Vc at the output point C of the inverting amplifier I1 becomes
The amplification factor of the inverting amplifier I 1 of the voltage change at point A (-β
times). For example, if β is designed to be 30, the voltage of the digit line B1 will change by about 3v in response to a 0.1v change in the voltage.

デイジツト線B1の電圧が上昇し、点Aの電圧
VAと点Cの電圧Vcの差〔VA−Vc〕がNE−
IGFETQI2,QI3のしきい値電圧(VT1)と等しく
なると、NE−IGFETQI2,QI3は、共に非導通と
なる。(第3図点Mに対応) 以上述べたように、“0”が書き込まれた記憶
用セルを含むメモリセルが選択された場合、反転
増幅器I1の入出力間は、第3図点Mで平衡する。
この時の反転増幅器I1の入力点Aの電圧をVA
(E)、出力点Cの電圧をVc(E)とする。
The voltage on digit line B1 increases and the voltage at point A
The difference between the voltage Vc between V A and point C [V A −Vc] is NE−
When it becomes equal to the threshold voltage (V T1 ) of IGFETQ I2 and Q I3 , both NE-IGFET Q I2 and Q I3 become non-conductive. (Corresponds to point M in Figure 3) As described above, when a memory cell including a storage cell in which "0" is written is selected, the input and output of the inverting amplifier I1 is connected to point M in Figure 3. Equilibrium.
At this time, the voltage at the input point A of the inverting amplifier I1 is V A
(E), and the voltage at output point C is set to Vc(E).

反転増幅器I1の出力点Cの電圧がVc(E)まで
達すると、NE−IGFETQI2が非導通となるので、
センスアンプ回路S1の出力点Fの電圧は〔Vcc−
VT1〕となり、出力点Fの電圧が機能ブロツクT1
により整形され、伝達され、出力O1には“0”
が出力される。
When the voltage at the output point C of the inverting amplifier I1 reaches Vc (E), NE-IGFETQ I2 becomes non-conductive, so
The voltage at the output point F of the sense amplifier circuit S1 is [Vcc-
V T1 ], and the voltage at output point F is the function block T 1
is formatted and transmitted, and the output O1 is “0”
is output.

次に、デイジツト線に付加された容量に充電さ
れた電荷が放電される場合について説明する。
Next, a case will be described in which the charge stored in the capacitance added to the digit line is discharged.

アドレス入力が切り換わり、Xアドレス線
Xm、Yアドレス線Y1が選択され、メモリセル
Mn1が選択されたとする。Xm=Vcc,Y1=Vcc
となり、記憶用セルQGn1のゲートには読出し電
圧VRが印加される。記憶用セルQGn1は“1”が
書き込まれているので、しきい値電圧は読出し電
圧VRより低くなつているので、記憶用セルQGn1
は導通となる。記憶用セルQGn1に流れる電流ION
により、点Aとデイジツト線B1に付加された容
量に充電された電荷は放電され、デイジツト線
B1の電圧は低下し、この電圧変化が点Aに伝達
され、反転増幅器I1の出力点Cの電圧Vcは、点
Aの電圧変化の(−β倍)だけ変化する。NE−
IGFETQI2は、導通時点Aの電圧変化を十分に点
Fに伝達できるように設計されたIGFETである。
The address input is switched and the X address line
Xm, Y address line Y1 is selected, memory cell
Suppose that M n1 is selected. Xm=Vcc, Y1 =Vcc
Therefore, the read voltage V R is applied to the gate of the storage cell Q Gn1 . Since "1" is written in the memory cell Q Gn1 , the threshold voltage is lower than the read voltage V R , so the memory cell Q Gn1
becomes conductive. Current I ON flowing through memory cell Q Gn1
As a result, the charge accumulated in the capacitance added to point A and digit line B1 is discharged, and the digit line
The voltage at B 1 decreases, this voltage change is transmitted to point A, and the voltage Vc at the output point C of the inverting amplifier I 1 changes by (-β times) the voltage change at point A. NE−
IGFETQ I2 is an IGFET designed to sufficiently transmit the voltage change at point A of conduction to point F.

従つて、点Aの電圧VAは、EN−IGFETQI1
電流駆動能力が記憶用セルに流れる電流IONと等
しくなる電圧で平衡する。(第3図点Lに対応) 以上述べたように、“1”が書き込まれた記憶
用セルを含むメモリセルが選択された場合、反転
増幅器I1の入出力間は、第3図点Lで平衡する。
この時の反転増幅器I1の入力Aの電圧をVA(W)、
出力点Cの電圧をVc(W)とする。
Therefore, the voltage V A at point A is balanced at a voltage at which the current drive capability of EN-IGFETQ I1 is equal to the current I ON flowing through the memory cell. (Corresponds to point L in Figure 3) As described above, when a memory cell including a storage cell in which "1" is written is selected, the input and output of the inverting amplifier I1 is connected to point L in Figure 3. Equilibrium at .
At this time, the voltage at the input A of the inverting amplifier I1 is V A (W),
Let the voltage at output point C be Vc (W).

NE−IGFETQI1の電流駆動能力は大きいので、
センスアンプ回路S1の出力点Fの電圧はVA(W)
と等しくなり、出力点Fの電圧が機能ブロツク
T1により整形され、伝達され出力O1には“1”
が出力される。
NE-IGFETQ I1 has a large current drive capability, so
The voltage at the output point F of the sense amplifier circuit S1 is V A (W)
and the voltage at output point F is the function block.
Shaped and transmitted by T 1 , output O 1 is “1”
is output.

以上述べたように、選択されたメモリセルに含
まれる記憶用セルの導通、非導通に応じて変化す
るデイジツト線の電圧をセンスアンプ回路S1で検
出し、増幅することにより本記憶装置は機能す
る。
As described above, this memory device functions by detecting and amplifying the voltage of the digit line, which changes depending on whether the memory cell included in the selected memory cell is conductive or non-conductive, using the sense amplifier circuit S1 . do.

次に、メモリセルMn1がアドレス入力により選
択され、メモリセルMn1に含まれる記憶用セル
QGn1を書き込み、アドレス入力が変化せずに読
出しモードに変化し、書き込まれた記憶用セルを
含むメモリセルMn1を読み出す場合に、点Aとデ
イジツト線B1の電圧変化について、第2図、第
3図及び第4図を用いて説明する。
Next, memory cell M n1 is selected by address input, and the memory cell included in memory cell M n1 is
Figure 2 shows the voltage changes between point A and digit line B1 when writing Q Gn1 , changing to read mode without changing the address input, and reading memory cell M n1 including the written storage cell. , will be explained using FIGS. 3 and 4.

第4図は、従来例(第2図)において、アドレ
ス入力が変化せずに、書込みモードから読出しモ
ードに変化した時の点P、データ入力線D1、反
転増幅器I1の入力点A、デイジツト線B1、センス
アンプS1の出力点Fの電圧の時間変化を示したも
のである。それぞれの電圧の時間変化を記号P,
D1,A,B1,Fで示す。
FIG. 4 shows a point P, a data input line D 1 , an input point A of an inverting amplifier I 1 , and It shows the time change of the voltage of the digit line B 1 and the output point F of the sense amplifier S 1 . The time change of each voltage is denoted by symbol P,
Indicated by D 1 , A, B 1 , F.

信号WRITEは書込みモード時に“H”となる
信号である。信号READは読出しモード時に
“H”となる信号である。t(WRITE)は書込み
モード時の時間を示す。又、t(INT1)は、書込
みモードが終了し、読出しモードに変化し、反転
増幅器I1の入力電圧VAが“0”が書き込まれた
記憶用セルを含むメモリセルが選択された場合の
平衡電圧VA(E)に達するまでの時間を示したも
のである。t(dis1)は、書込みモード時に点A
とデイジツト線B1に付加された容量に充電され
た電荷が読出しモードに変化し、放電され、点A
とデイジツト線B1が平衡電圧VA(E)に達するま
での時間を示したものである。更に、t(S)は、
センスアンプ回路S1が読出し動作に入り、出力点
Fの電圧が〔VA(W)〕になるまでの時間を示し
たものである。
The signal WRITE is a signal that becomes "H" in the write mode. The signal READ is a signal that becomes "H" in the read mode. t(WRITE) indicates time in write mode. In addition, t(INT 1 ) is when the write mode ends, the mode changes to the read mode, and the input voltage V A of the inverting amplifier I 1 selects a memory cell including a storage cell to which “0” has been written. This figure shows the time required to reach the equilibrium voltage V A (E). t(dis1) is point A in write mode
The charge stored in the capacitance added to the digit line B1 changes to the read mode, is discharged, and reaches the point A.
This shows the time taken for the digit line B1 to reach the equilibrium voltage V A (E). Furthermore, t(S) is
It shows the time from when the sense amplifier circuit S1 enters the read operation until the voltage at the output point F reaches [V A (W)].

書込みモード時、第2図において点Pには書込
み電圧Vppが、点Gには接地電位が、点Sには電
源電圧Vccが印加される。アドレス入力により、
メモリセルMn1が選択されるとXアドレス線
Xm、Yアドレス線Y1が共に書込み電圧Vppとな
り、他のXアドレス線、Yアドレス線はすべて接
地電位となる。
In the write mode, a write voltage Vpp is applied to a point P, a ground potential is applied to a point G, and a power supply voltage Vcc is applied to a point S in FIG. By entering the address,
When memory cell M n1 is selected, the X address line
Both the Xm and Y address lines Y1 are at the write voltage Vpp, and the other X and Y address lines are all at the ground potential.

データ入力線D1に書き込み電圧Vppが印加さ
れると、第4図に示すように、第2図に示す点A
とデイジツト線B1は、NE−IGFETQD1を通して
〔Vpp−VT1〕まで充電され、記憶用セルQGnは書
き込まれ、記憶用セルQGn1のしきい値電圧は読
出し電圧VRより低下する。
When the write voltage Vpp is applied to the data input line D1 , as shown in FIG.
The digit line B1 is charged to [Vpp-V T1 ] through the NE-IGFET Q D1 , the memory cell Q Gn is written, and the threshold voltage of the memory cell Q Gn1 becomes lower than the read voltage VR .

次に、アドレス入力は変化せずに、書込みモー
ドから読出しモードに変化すると、点Pに印加さ
れる電圧は、書込み電圧Vppから読出し電圧Vcc
に変化し、データ入力線D1に印加される電圧は
書込み電圧Vppから接地電位に変化し、点Gに印
加される電圧は書込みモードと同様に接地電位と
なり、点Sに印加される電圧は電源電圧Vccから
接地電位に変化し、Xアドレス線XmとYアドレ
ス線Y1に印加される電圧は共に書込み電圧Vpp
から電源電圧Vccに変化する。
Next, when the write mode changes to the read mode without changing the address input, the voltage applied to point P changes from the write voltage Vpp to the read voltage Vcc.
The voltage applied to the data input line D1 changes from the write voltage Vpp to the ground potential, the voltage applied to the point G becomes the ground potential as in the write mode, and the voltage applied to the point S becomes The power supply voltage Vcc changes to the ground potential, and the voltages applied to the X address line Xm and Y address line Y1 are both the write voltage Vpp.
The power supply voltage changes from Vcc to Vcc.

書込みモード時に点Aとデイジツト線B1
〔Vpp−VT1〕まで充電されるが、アドレス入力
が変化せずに読出しモードに変化すると、第2図
において、点Aの電圧AがVA(E)より高い間は、
NE−IGFETQI2,QI3は共に非導通となるので、
点Aから電源Vccに向かつて電流は流れない。従
つて書込みモード時に、点Aとデイジツト線B1
に付加された容量に充電された電荷は選択された
“1”が書き込まれた記憶用セルQGn1を通して放
電される。
In the write mode, point A and digit line B1 are charged to [Vpp - V T1 ], but if the address input remains unchanged and changes to read mode, the voltage A at point A becomes V A ( E) while higher than
NE−IGFETQ I2 and Q I3 are both non-conductive, so
No current flows from point A to power supply Vcc. Therefore, in write mode, point A and digit line B 1
The charge charged in the capacitance added to is discharged through the selected memory cell Q Gn1 in which "1" is written.

記憶用セルQGn1はメモリセルを構成するため、
その(ゲート幅/ゲート長)はできるだけ小さく
なるように設計され、かつ、読出し電圧VRと、
“1”が書き込まれた記憶用セルのしきい値電圧
VTM(W)の差〔VR−VTM(W)〕は、デバイスの
特性上大きくすることができないので、記憶用セ
ルの電流駆動能力は小さく、流すことができる電
流(ION)は、数十μA程度である。
Since storage cell Q Gn1 constitutes a memory cell,
The (gate width/gate length) is designed to be as small as possible, and the read voltage VR and
Threshold voltage of memory cell written with “1”
The difference in V TM (W) [V R - V TM (W)] cannot be increased due to the characteristics of the device, so the current driving ability of the memory cell is small, and the current that can flow (I ON ) is , about several tens of μA.

従つて、書込みモード時に、アドレス入力によ
り選択されたメモリセルに含まれる記憶用セルが
書き込まれ、アドレス入力が変化せずに、次に読
出しモードに変化し、書き込まれた記憶用セルを
含むメモリセルを読み出す場合のセンスアンプ回
路S1の読出し速度は、通常の読出しモード時の読
出し速度に比べ、以下に示す(1)式で表わされるt
(dis)分遅くなる。
Therefore, in the write mode, the storage cell included in the memory cell selected by the address input is written, and then, without changing the address input, the read mode is changed and the memory including the written storage cell is written. The read speed of the sense amplifier circuit S1 when reading a cell is t, which is expressed by the following equation (1), compared to the read speed in the normal read mode.
(dis) minutes late.

言い換えれば、アドレス入力が変化せずに、書
込みモードが終了し、読出しモードに変化し、反
転増幅器I1の入力Aの電圧VAが平衡電圧VA(E)
に達するまでの時間はt(dis)必要であるといえ
る。
In other words, without any change in the address input, the write mode ends and changes to the read mode, and the voltage V A at the input A of the inverting amplifier I 1 changes to the equilibrium voltage V A (E)
It can be said that the time required to reach t(dis) is required.

t(dis)=C′(Vpp−VT1−VA(E))/I ……(1) (1)式においてVppは書込み電圧、VT1はNE−
IGFETのしきい値電圧、VA(E)は“0”が書
き込まれた記憶用セルが選択された場合の反転増
幅器I1の入力点Aの平衡電圧、C′は、点Aとデイ
ジツト線B1に付加された容量、Iは点Aとデイ
ジツト線B1に付加された容量に充電された電荷
を放電する電流、を示す。
t(dis)=C'(Vpp-V T1 -V A (E))/I...(1) In equation (1), Vpp is the write voltage and V T1 is NE-
The threshold voltage of the IGFET, V A (E) is the equilibrium voltage at the input point A of the inverting amplifier I1 when a memory cell written with "0" is selected, and C' is the voltage between the point A and the digit line. The capacitance I added to B1 indicates the current that discharges the charge stored in the capacitance added to point A and the digit line B1 .

例えば、本従来例の場合、I=ION=40μA,
C′=5pF,Vpp=20v,VT1=2v,VA(E)=2vと
すると、t(dis1)=2μSとなる。
For example, in the case of this conventional example, I=I ON =40μA,
If C′=5 pF, Vpp=20v, V T1 =2v, and V A (E)=2v, then t(dis 1 )=2 μS.

この値はセンスアンプ回路の通常の読出しモー
ドの読出し速度t(S)に比べ一般に大きい。
This value is generally larger than the read speed t(S) of the sense amplifier circuit in the normal read mode.

大容量化されるにつれ、デイジツト線に付加さ
れる容量は大きくなるが、記憶用セルに流すこと
ができる電流IONは多くならない。従つて、大容
量化されるにつれt(dis)の値はますます大きく
なるので、従来例の半導体記憶装置は、大容量、
高速度が要求される半導体記憶装置には適さな
い。又、書込みモードが終了し、読出しモードに
変化し、反転増幅器I1の入力電圧VAが“0”が
書き込まれた記憶用セルを含むメモリセルが選択
された場合の平衡電圧VA(E)に達するまでの時
間t(INT1)が、記憶用セルが流すことができる
電流IONにより決定されるので、EEPROMを設計
する場合、IONのばらつきを考慮にいれてt
(INT1)の値を決める必要があり、書込みモード
から読出しモードに変化する時のタイミングの決
定が複雑になるという欠点がある。
As the capacity increases, the capacitance added to the digit line increases, but the current I ON that can be passed through the memory cell does not increase. Therefore, as the capacity increases, the value of t(dis) increases, so conventional semiconductor memory devices have a large capacity and
It is not suitable for semiconductor memory devices that require high speed. In addition, when the write mode ends and changes to the read mode, the input voltage V A of the inverting amplifier I 1 is equal to the equilibrium voltage V A (E ) is determined by the current I ON that can flow through the memory cell, so when designing an EEPROM, take into account the variation in I ON
It is necessary to determine the value of (INT 1 ), which has the disadvantage that determining the timing when changing from write mode to read mode becomes complicated.

以上述べたように、従来の半導体記憶装置は、
デイジツト線に付加された容量に、書込みモード
時に充電された電荷が、アドレス入力が一定で次
に読出しモードに変化した時、選択され、書き込
まれた記憶用セルを通して放電されるので、反転
増幅器の入力点Aの電圧VAが平衡電圧に達する
までの時間が長くかかるので大容量の記憶装置に
適さないという欠点がある。更に、平衡電圧に達
するまでの時間は、記憶用セルに流すことができ
る電流IONにより決定されるため、書込みモード
から読出しモードに変化する時のタイミングの決
定が複雑になるという欠点が付加される。
As mentioned above, conventional semiconductor memory devices are
The inverting amplifier is Since it takes a long time for the voltage V A at the input point A to reach the equilibrium voltage, this method has the disadvantage that it is not suitable for large-capacity storage devices. Furthermore, the time it takes to reach the equilibrium voltage is determined by the current I ON that can be passed through the storage cell, which has the added disadvantage of complicating the timing decision when changing from write mode to read mode. Ru.

(発明の目的) 本発明の目的は、上記の欠点を除去し、大容量
にして有効で、かつ書込みモードから読出しモー
ドに変化する時のタイミングの決定が容易な電気
的書込み・消去可能な読出し専用の半導体記憶装
置を提供することにある。
(Object of the Invention) An object of the present invention is to eliminate the above-mentioned drawbacks, to provide an electrically programmable and erasable read device that is effective in large capacity, and that makes it easy to determine the timing when changing from a write mode to a read mode. An object of the present invention is to provide a dedicated semiconductor memory device.

(発明の構成) 本発明の半導体記憶装置は、デイジツト線と、
複数のアドレス線と、それぞれ対応する前記アド
レス線の信号により前記デイジツト線との接続が
制御され、電気的にしきい値電圧を変化させるこ
とにより情報を書込み記憶させることができる複
数の記憶素子と、前記アドレス線の信号により接
続された記憶素子の記憶内容に応じて変化する前
記デイジツト線の電圧を検出する検出手段と、前
記デイジツト線と接地端との間に接続され、前記
記憶素子への情報の書込み動作と前記記憶素子か
らの情報の読出し動作の切り換え時にのみ導通す
るように制御される絶縁ゲート型電界効果トラン
ジスタとを有している。
(Structure of the Invention) A semiconductor memory device of the present invention includes a digit line,
a plurality of address lines, and a plurality of storage elements whose connections to the digit lines are controlled by signals of the corresponding address lines, and in which information can be written and stored by electrically changing threshold voltages; a detecting means for detecting a voltage of the digit line that changes according to the stored content of a memory element connected to the signal of the address line; and a detecting means connected between the digit line and a ground terminal for transmitting information to the memory element. The storage device includes an insulated gate field effect transistor that is controlled to be conductive only when switching between a write operation and a read operation of information from the storage element.

(実施例) 以下、本発明の実施例について図面を参照して
説明する。
(Example) Hereinafter, an example of the present invention will be described with reference to the drawings.

第5図は本発明の一実施例の要部を示す回路図
である。
FIG. 5 is a circuit diagram showing a main part of an embodiment of the present invention.

実施例は、デイジツト線B1,……,Bnと、ア
ドレス線X1,……,Xmと、各デイジツト線B1
……,Bnとそれぞれ対応して設けられた、それ
ぞれ対応するアドレス線X1,……,Xmからの信
号により対応するデイジツト線B1,……,Bnと
の接続が制御され、電気的にしきい値電圧を変化
させることにより情報を書込み記憶させることが
できる複数の記憶素子QG11,……,QGn1,QG1o
……,QGnoと、デイジツト線B1,……,Bnと接
地端との間に接続されたNE−IGFETQp1,……,
Qpoと、記憶素子QG11,……,QGn1,QG1o,……,
QGnoの記憶内容に応じて変化するデイジツト線
B1,……,Bnの電圧を検出する検出手段しての
センスアンプS1とを含み、NE−IGFETQp1,…
…,QpoのゲートはこのNE−IGFETQp1,……,
Qpoが記憶素子QG11,……,QGn1,QG1o,……,
QGnoへの情報の書込み動作と記憶素子QG11,…
…,QGn1,QG1o,……,QGnoからの情報の読出し
動作の切り換え時にのみ導通するように制御され
た制御信号Rが接続されて成ることから構成され
る。
In the embodiment, digit lines B 1 , ..., Bn, address lines X 1 , ..., Xm, and respective digit lines B 1 , ...,
The connection with the corresponding digit lines B 1 , ..., Bn is controlled by the signals from the corresponding address lines X 1 , ..., Xm provided corresponding to the corresponding digit lines B 1 , ..., Bn. A plurality of storage elements Q G11 , ..., Q Gn1 , Q G1o , which can write and store information by changing the threshold voltage.
..., Q Gno , digit wire B 1 , ..., NE-IGFETQ p1 connected between Bn and the ground terminal, ...,
Q po and memory element Q G11 ,..., Q Gn1 , Q G1o ,...,
Digit line that changes depending on the memory contents of Q Gno
It includes a sense amplifier S 1 as a detection means for detecting the voltage of B 1 , ..., Bn, and NE-IGFETQ p1 , ...
..., the gate of Q po is this NE−IGFETQ p1 , ...,
Q po is the memory element Q G11 ,..., Q Gn1 , Q G1o ,...,
Writing information to Q Gno and memory element Q G11 ,...
. . , Q Gn1 , Q G1o , .

すなわち本実施例は、第2図の従来例に示す回
路と、デイジツト線B1と接地端との間に接続さ
れたNE−IGFETQp1と、……、デイジツト線Bn
と接地端との間に接続されたNE−IGFETQpoと、
書込みモード時と読出しモード時は“L”とな
り、書込みモードから読出しモードに変化する間
の時間に“H”となりNE−IGFETQp1,……,
Qpoが導通するように制御された制御信号Rを
NE−IGFETQp1,……,Qpoのゲートに接続した
ことから構成される。
In other words, this embodiment consists of the circuit shown in the conventional example shown in FIG .
NE−IGFETQ po connected between
It becomes “L” during write mode and read mode, and becomes “H” during the time when changing from write mode to read mode NE-IGFETQ p1 ,...,
Control signal R controlled so that Q po conducts
It consists of connecting to the gates of NE-IGFETQ p1 , ..., Q po .

なお、本実施例において、NE−IGFETQp1
……,Qpoを除く各IGFET、センスアンプ回路
S1、機能ブロツクT1は、従来例とまつたく同じ
働きをするので、第2図の従来例と同じ記号を用
いている。
In addition, in this example, NE-IGFETQ p1 ,
..., each IGFET except Q po , sense amplifier circuit
Since the function block S 1 and the functional block T 1 function exactly the same as in the conventional example, the same symbols as in the conventional example in FIG. 2 are used.

以下、本実施例の動作について説明する。 The operation of this embodiment will be explained below.

本実施例の読出しモード時の動作は、制御信号
Rには“L”が印加され、NE−IGFETQp1,…
…,Qpoは非導通となつているので従来例とまつ
たく同一である。
In the read mode operation of this embodiment, "L" is applied to the control signal R, and NE-IGFETQ p1 ,...
..., Qpo is non-conducting, so it is exactly the same as the conventional example.

本実施例の動作を、アドレス入力が変化せず
に、書込みモードから読出しモードに変化した時
について説明する。従来例で説明した時と同様
に、メモリセルMn1がアドレス入力により選択さ
れ、メモリセルMn1に含まれる記憶用セルQGn1
書き込み、アドレス入力が変化せずに、読出しモ
ードに変化し、書き込まれた記憶用セルを含むメ
モリセルMn1を読み出す場合について、点Aとデ
イジツト線B1の電圧変化について第3図、第5
図、第6図を用いて説明する。
The operation of this embodiment will be described when the write mode changes to the read mode without changing the address input. In the same way as explained in the conventional example, the memory cell M n1 is selected by the address input, the storage cell Q Gn1 included in the memory cell M n1 is written, the address input remains unchanged, and the mode changes to read mode. 3 and 5 regarding voltage changes between point A and digit line B1 when reading out memory cell Mn1 including a written storage cell.
This will be explained using FIG.

第6図は本実施例において、アドレス入力が変
化せずに、書込みモードから読出しモードに変化
した時の点P、データ入力線D1、反転増幅器I1
入力点A、デイジツト線B1、センスアンプ回路
S1の出力点Fの電圧の時間変化を示したものであ
る。それぞれの電圧の時間変化を信号P,D1
A,B1,Fで示す。信号WRITEは、書込みモー
ド時に“H”となる信号である。信号
READHA、読出しモード時に“H”となる信号
である。制御信号Rは、書込みモード時と読出し
モード時は共に“L”であり、書込みモードから
読出しモードに変化する間の時間に“H”となる
信号である。
FIG. 6 shows, in this embodiment, the point P, the data input line D 1 , the input point A of the inverting amplifier I 1 , the digit line B 1 , when the write mode changes to the read mode without changing the address input. sense amplifier circuit
It shows the time change of the voltage at the output point F of S1 . The time change of each voltage is expressed as a signal P, D 1 ,
Indicated by A, B 1 and F. The signal WRITE is a signal that becomes "H" in the write mode. signal
READHA is a signal that becomes "H" in read mode. The control signal R is a signal that is "L" in both the write mode and the read mode, and becomes "H" during the change from the write mode to the read mode.

信号Rに示す波形を作るには、例えば、信号
READと信号WRITEを復合化し、READ・
WRITEとすれば良い。t(WRITE)は書込みモ
ードの間の時間を示す。
To create the waveform shown in signal R, for example, the signal
Decodes READ and signal WRITE, and
Just set it to WRITE. t(WRITE) indicates the time during write mode.

t(INT2)は、第4図に示すt(INT1)と同じ
ように、書込みモードが終了し、読出しモードに
変化し、反転増幅器I1の入力点Aの電圧VAが、
“0”が書き込まれた記憶用セルを含むメモリセ
ルが選択された時の平衡電圧VA(E)に達するま
での時間を示したものである。
t(INT 2 ) is the same as t(INT 1 ) shown in FIG. 4, when the write mode ends and changes to the read mode, and the voltage V A at the input point A of the inverting amplifier I 1 becomes
It shows the time required to reach the equilibrium voltage V A (E) when a memory cell including a memory cell in which "0" is written is selected.

t(dis2)は、書込みモード時に点Aとデイジ
ツト線B1に付加された容量に充電された電荷が、
書込み終了後IGFETQp1により放電され、点Aと
デイジツト線B1が平衡電圧VA(E)に達するまで
の時間を示したものである。
t(dis2) is the electric charge charged in the capacitor added to point A and digit line B1 during write mode.
This figure shows the time required for point A and digit line B1 to reach the equilibrium voltage V A (E) after being discharged by IGFET Q p1 after writing is completed.

t(S)は、センスアンプ回路S1が読出し動作
に入り、出力点Fの電圧が〔VA(W)〕になるま
での時間を示したものである。
t(S) indicates the time from when the sense amplifier circuit S1 enters the read operation until the voltage at the output point F reaches [V A (W)].

書込みモード時、メモリーセルQGn1が選択さ
れた場合の点P、データ入力線D1、点G、点S、
Xアドレス線、Yアドレス線の各電圧は、従来例
で説明した場合とまつたく同一である。
In write mode, when memory cell Q Gn1 is selected, point P, data input line D 1 , point G, point S,
The voltages on the X address line and the Y address line are exactly the same as those described in the conventional example.

次に、書込みモードが終了すると、終了したこ
とを検知して制御信号Rが“H”となるので、
NE−IGFETQp1は導通となり、書込みモード時
に、点Aとデイジツト線B1に付加された容量に
充電された電荷は放電される。この時間は上記の
(1)式で表わされるが、本実施例の場合、充電され
た電荷は、NE−IGFETQp1により放電されるの
で、t(din2)の値はNE−IGFETQp1の(ゲート
幅/ゲート長)の値を大きくすることにより小さ
くできる。例えば、I=1mA,C′=5pF,Vpp=
20v,VT1=2v,VAW=2vとするとt(dis2)=
80nSとなる。
Next, when the write mode ends, the end is detected and the control signal R becomes "H".
NE-IGFETQ p1 becomes conductive, and the charges accumulated in the capacitance added to point A and digit line B1 during the write mode are discharged. This time is as above
Expressed by equation (1), in this example, the charged charge is discharged by NE-IGFETQ p1 , so the value of t(din2) is the (gate width/gate length) of NE-IGFETQ p1 . It can be made smaller by increasing the value of . For example, I=1mA, C'=5 pF , Vpp=
20v, V T1 = 2v, V AW = 2v, t(dis2) =
It becomes 80nS.

次に、書込みモードに変化すると、制御信号R
は“L”へ復帰し、センスアンプ回路S1は、通常
の読み出し動作に入る。
Next, when changing to write mode, the control signal R
returns to "L", and the sense amplifier circuit S1 enters a normal read operation.

以上述べたように、本実施例は、書込みモード
時に点Aとデイジツト線B1に付加された容量に
充電された電荷が、書込みモードが終了すること
を検知してデイジツト線B1に付加された
IGFETQp1により放電されるので、第6図に示す
ように、反転増幅器I1の入力点Aの電圧VAが読
出しモード時の平衡電圧VA(E)に速くもどり、
t(INT2)は従来例の場合のt(INT1)に比べ短
い。
As described above, in this embodiment, the electric charge charged in the capacitance added to point A and digit line B1 during the write mode is added to the digit line B1 upon detecting the end of the write mode. Ta
Since it is discharged by IGFETQ p1 , the voltage V A at the input point A of the inverting amplifier I 1 quickly returns to the equilibrium voltage V A (E) in the read mode, as shown in FIG.
t(INT 2 ) is shorter than t(INT 1 ) in the conventional example.

又、第4図と第6図を比較して明らかなよう
に、従来例の場合、書込みモード時に点Aとデイ
ジツト線B1に付加された容量に充電された電荷
は、読出しモードに変化した後に、記憶用セルに
流れる電流IONにより放電されるので、反転増幅
器I1の入力点Aの電圧VAが平衡電圧VA(E)にも
どるまでの時間t(INT1)は長くなり、IONに依
存する。
Furthermore, as is clear from comparing Figures 4 and 6, in the case of the conventional example, the charge charged in the capacitance added to point A and digit line B1 during the write mode changes to the read mode. Later, since it is discharged by the current I ON flowing through the storage cell, the time t(INT 1 ) for the voltage V A at the input point A of the inverting amplifier I 1 to return to the equilibrium voltage V A (E) becomes longer. Depends on I ON .

一方、本実施例の場合、書込みモードが終了し
たことを検知して、書込みモード時に点Aとデイ
ジツト線B1に付加された容量に充電された電荷
がデイジツト線B1に付加されたNE−IGFETQp1
により放電されるので、放電される時間t(dis2)
はNE−IGFETQp1の電流駆動能力により決定さ
れるので、t(INT2)はIONに依存せず短くする
ことができる。
On the other hand, in the case of this embodiment, when it is detected that the write mode has ended, the electric charge charged in the capacitance added to the point A and the digit line B1 during the write mode is transferred to the NE- added to the digit line B1 . IGFETQ p1
Since it is discharged by , the discharge time t(dis2)
is determined by the current drive capability of NE-IGFETQ p1 , so t(INT 2 ) can be shortened without depending on I ON .

又、読出しモードになつた時は、反転増幅器I1
の入力点Aの電圧VAは、すでに平衡電圧VA(E)
になつているので、書込みモードから読出しモー
ドに変化する時のタイミングの決定が容易とな
る。
Also, when the read mode is entered, the inverting amplifier I 1
The voltage V A at the input point A of is already the equilibrium voltage V A (E)
This makes it easy to determine the timing when changing from write mode to read mode.

なお、上記の実施例のセンスアンプ回路S1
NE−IGFETQI1は、ドレインとゲートが共通に
接続されたNE−IGFETの場合の例を示したが、
ゲートが接地電位に接続されたPチヤネル型エン
ハンスメント型IGFETでも、ゲートとドレイン
が共通に接続されたPチヤネル型エンハンスメン
ト型IGFETであつても本発明は有効である。
Note that the sense amplifier circuit S1 of the above embodiment
NE-IGFETQ I1 is an example of an NE-IGFET whose drain and gate are commonly connected.
The present invention is effective for both a P-channel enhancement type IGFET whose gate is connected to a ground potential and a P-channel enhancement type IGFET whose gate and drain are commonly connected.

又、デイジツト線に付加されたNE−
IGFETQp1,……,Qpoは、共にNチヤネル型の
場合の例を示したが、それぞれのIGFETが書込
みモードから読出しモードに変化する間の時間に
導通するIGFETであれば、有効でPチヤネル型
かNチヤネル型かは問わない。
Also, the NE− added to the digit line
IGFETQ p1 , ..., Q po are both N-channel type, but if each IGFET is conductive during the time when changing from write mode to read mode, it is valid and P-channel type. It doesn't matter whether it is a type or an N-channel type.

(発明の効果) 以上、詳細に述べたように、本発明の電気的書
込み・消去可能な読出し専用の半導体記憶装置
は、書込みモード時にデイジツト線に付加された
容量に充電された電荷が、書込みモードが終了し
たことを検知して書込みモードから読出しモード
に変化する間の時間に絶縁ゲート型電界効果トラ
ンジスタにより放電され、アドレス入力が変化せ
ずに書込みモードから読出しモードに変化した時
のセンスアンプ回路の読出し速度が高速となるの
で、大容量化が可能であるという効果を有する。
(Effects of the Invention) As described above in detail, in the electrically programmable and erasable read-only semiconductor memory device of the present invention, the electric charge charged in the capacitance added to the digit line during the write mode is The sense amplifier is discharged by an insulated gate field effect transistor during the time between detecting the end of the mode and changing from the write mode to the read mode, and the sense amplifier changes from the write mode to the read mode without changing the address input. Since the reading speed of the circuit becomes high, it has the effect that it is possible to increase the capacity.

更に、アドレス入力が変化せずに、書込みモー
ドから読出しモードに変化した時はすでに、反転
増幅器の入力電圧が読出しモード時の平衡電圧に
戻つているので、書込みモードから読出しモード
に変化する時のタイミングの決定が容易となると
いう効果も有している。
Furthermore, when changing from write mode to read mode without changing the address input, the input voltage of the inverting amplifier has already returned to the balanced voltage in read mode, so when changing from write mode to read mode, This also has the effect of making it easier to determine the timing.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のEEPROMの一例のメモリセル
を示す回路図、第2図は従来のEEPROMの一例
の要部を示す回路図、第3図は反転増幅器I1の入
出力特性図、第4図は第2図の従来例の各点電圧
の動作波形図、第5図は本発明の一実施例の要部
を示す回路図、第6図はその各点電圧の動作波形
図である。 B1,Bo……デイジツト線、M11,M1o,Mn1
Mno,……メモリセル、QG11,QG1o,QGn1,QGno
……浮遊ゲート型絶縁ゲート型電界効果トランジ
スタ、Qp1,Qpo……nチヤネルエンハンスメン
ト型絶縁ゲート型電界効果トランジスタ、R……
制御信号、S1……センスアンプ回路、X1,Xn
…Xアドレス線、Y1,Yo……Yアドレス線。
Fig. 1 is a circuit diagram showing a memory cell of an example of a conventional EEPROM, Fig. 2 is a circuit diagram showing a main part of an example of a conventional EEPROM, Fig. 3 is an input/output characteristic diagram of an inverting amplifier I1 , and Fig. 4 is a circuit diagram showing a main part of an example of a conventional EEPROM. FIG. 5 is a circuit diagram showing a main part of an embodiment of the present invention, and FIG. 6 is an operating waveform diagram of voltages at each point in the conventional example shown in FIG. B 1 , B o ... digit line, M 11 , M 1o , M n1 ,
M no , ... memory cell, Q G11 , Q G1o , Q Gn1 , Q Gno
... Floating gate type insulated gate field effect transistor, Q p1 , Q po ... n-channel enhancement type insulated gate field effect transistor, R...
Control signal, S 1 ... sense amplifier circuit, X 1 , X n ...
...X address line, Y 1 , Y o ...Y address line.

Claims (1)

【特許請求の範囲】[Claims] 1 書込みモードからアドレス入力を変化させず
に読出しモードとなる動作を有する半導体記憶装
置において、前記書込モード時には書込電圧が供
給される電源端と、前記書込モード時には書込み
データとなり前記読出しモード時には不活性レベ
ルとなるデータ信号を第1の制御端子に受け前記
電源端と節点間に設けられたトランスフアーゲー
トと、前記節点を入力端とする反転増幅器と、前
記反転増幅器の出力をゲートに受け電源電圧端と
前記節点間に挿入されたプリチヤージ用トランジ
スタと、前記電源電圧端と出力端に設けられた負
荷素子と、前記反転増幅器の出力をゲートに受け
ソース・ドレイン路が前記出力端と前記節点間に
設けられたトランジスタと、複数のビツト線と、
前記アドレス入力に応じて活性化される複数のア
ドレス線と、活性化された前記アドレス線に応答
して所定の前記ビツト線との接続が制御される電
気的にしきい値電圧を変化させることにより情報
を記憶する複数の記憶素子と、前記アドレスに応
じて選択された前記記憶素子と前記節点との電気
的接続を制御する接続手段と、前記書込モードが
終了し前記読出しモードが開始されるまでの所定
期間活性化レベルとなる制御信号が供給される第
2の制御端子と、それぞれ前記複数のビツト線と
接地端との間に設けられたゲートが前記第2の制
御端子に接続された複数の絶縁ゲート型電界効果
トランジスタとを有することを特徴とする半導体
記憶装置。
1. In a semiconductor memory device having an operation from a write mode to a read mode without changing the address input, a power supply terminal to which a write voltage is supplied in the write mode and a power supply terminal that becomes write data in the write mode and the read mode a transfer gate that receives a data signal that is sometimes at an inactive level at a first control terminal and is provided between the power supply terminal and the node; an inverting amplifier that uses the node as an input terminal; and an output of the inverting amplifier that serves as the gate. a precharge transistor inserted between a receiving power supply voltage terminal and the node; a load element provided at the power supply voltage terminal and the output terminal; and a source-drain path receiving the output of the inverting amplifier at its gate and connected to the output terminal. a transistor provided between the nodes; a plurality of bit lines;
By electrically changing a threshold voltage, the connection between a plurality of address lines activated in response to the address input and a predetermined bit line in response to the activated address line is controlled. a plurality of storage elements for storing information; a connecting means for controlling electrical connection between the storage element selected according to the address and the node; and the writing mode is ended and the reading mode is started. A second control terminal to which a control signal that is at an activation level for a predetermined period of time is supplied, and a gate provided between each of the plurality of bit lines and a ground terminal is connected to the second control terminal. A semiconductor memory device comprising a plurality of insulated gate field effect transistors.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56137591A (en) * 1980-03-31 1981-10-27 Toshiba Corp Semiconductor memory device
JPS5914194A (en) * 1982-07-13 1984-01-25 Nec Corp Storage device

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* Cited by examiner, † Cited by third party
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JPS56137591A (en) * 1980-03-31 1981-10-27 Toshiba Corp Semiconductor memory device
JPS5914194A (en) * 1982-07-13 1984-01-25 Nec Corp Storage device

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