JPH0433136A - Microprocessor - Google Patents

Microprocessor

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Publication number
JPH0433136A
JPH0433136A JP2140812A JP14081290A JPH0433136A JP H0433136 A JPH0433136 A JP H0433136A JP 2140812 A JP2140812 A JP 2140812A JP 14081290 A JP14081290 A JP 14081290A JP H0433136 A JPH0433136 A JP H0433136A
Authority
JP
Japan
Prior art keywords
register
data
write
circuit
executed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2140812A
Other languages
Japanese (ja)
Inventor
Eiji Sato
英司 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP2140812A priority Critical patent/JPH0433136A/en
Publication of JPH0433136A publication Critical patent/JPH0433136A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To always read an accurate data value by continuously outputting a prescribed write detection signal to an external part while an incorporated register writes the data. CONSTITUTION:When an instruction writing data into the register 1 is executed, an instruction execution circuit 2 inputs the data to the register 1 through an internal bus 101 and a register write signal 103 is outputted and prescribed data is set in the register 1. The register write signal 103 from the circuit 2 is inputted to the register 1 and a write detection circuit 3, and the write detection signal 105 is continuously outputted to the external part until writing is terminated. Reading is executed in a time zone when 105 is not outputted and the accurate value of the register 1 is read to the external part.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサに関し、特にプログラム
・デバッグに使用されるマイクロプロセッサに関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a microprocessor, and particularly to a microprocessor used for program debugging.

〔従来の技術〕[Conventional technology]

−aに、この種のマイクロプロセッサにおいては、プロ
グラムの開発に当り、プログラム・デバッグを行うため
に、所定のレジスタ読出し機構を備えることが必要とさ
れている。
-a, in this type of microprocessor, it is necessary to have a predetermined register reading mechanism in order to perform program debugging during program development.

第2図に示されるのは、上記のレジスタ読出し機構を実
現した従来のマイクロプロセッサの一例のブロック図で
ある。第2図において、マイクロプロセッサは、内部バ
ス106により連結されるレジスタ7、命令実行回路8
および外部インタフェース回路9と、データ・バッファ
10等を含んで形成されており、外部バス108を通し
て外部メモリ11に接続されている。外部メモリ11に
は、被デバツグ・プログラムが収納されており、また、
レジスタ7の値を外部メモリ11の成る特定の場所に泣
出すためのデパック・プログラムも収納されている。
FIG. 2 is a block diagram of an example of a conventional microprocessor that implements the register read mechanism described above. In FIG. 2, the microprocessor includes a register 7 and an instruction execution circuit 8 connected by an internal bus 106.
It includes an external interface circuit 9, a data buffer 10, etc., and is connected to an external memory 11 through an external bus 108. The external memory 11 stores a program to be debugged, and
A depack program for reading the value of register 7 to a specific location in external memory 11 is also included.

前記マイクロプロセッサにおいて、外部メモリ11に収
納されている前記被デパック・プログラムを実行に移す
と、対応する命令は、外部メモリ11から外部バス10
gおよび外部インタフェース回路9を経由して命令実行
回路8に読込まれ、実行される。
When the microprocessor executes the depacked program stored in the external memory 11, the corresponding instructions are transferred from the external memory 11 to the external bus 10.
g and external interface circuit 9, and is read into the instruction execution circuit 8 and executed.

上記の手順を経て、レジスタ7にデータを書込む命令が
実行されると、命令実行回路8からは内部バス106に
書込みデータが出力されてレジスタ7に入力されると同
時に、レジスタ書込み信号108が出力されて同じくレ
ジスタ7に送られ、レジスタ7には上記のデータが設定
される。この場合、レジスタ7に書込まれたデータと同
値のデータは、データ・バッファ1oにも送られて保持
される。
When the instruction to write data to the register 7 is executed through the above procedure, the instruction execution circuit 8 outputs the write data to the internal bus 106 and inputs it to the register 7, and at the same time, the register write signal 108 is output. The data is outputted and sent to the register 7, and the above data is set in the register 7. In this case, data having the same value as the data written in register 7 is also sent to data buffer 1o and held there.

ここにおいて、レジスタ7の内容を知るためには、レジ
スタ7に連結されているデータ・バッファ10に、レジ
スタ7に設定されている値と同じ値が保持されているた
め、レジスタ読出しバス107を介して、データ・バッ
ファ1oの値を読出せば良い しかし、データ・バッファ1oにおいては、その保持内
容は、レジスタ7にデータが書込まれると同時に逐次変
更されてゆくため、データ・バッファlOにおける内容
変更中に読出しが行われると、その変更中の値が読出さ
れることになるため、所望の正しい値を読出すことがで
きないという恐れがある。
Here, in order to know the contents of register 7, the data buffer 10 connected to register 7 holds the same value as the value set in register 7. However, since the contents held in the data buffer 1o are sequentially changed at the same time as data is written to the register 7, the contents in the data buffer 1o If reading is performed during modification, the value being modified will be read, and there is a possibility that the desired correct value may not be read.

〔発明が解決しようとするNM〕[NM that the invention attempts to solve]

上述した従来のマイクロプロセッサにおいては、命令実
行回路8による命令実行を介して行われる、レジスタ7
に対する書込み動作と外部に対する読出し動作とが非同
期にて実行されている。
In the conventional microprocessor described above, the register 7 is executed through the instruction execution circuit 8.
A write operation to and a read operation to the outside are executed asynchronously.

このため、命令実行によるレジスタ7に対する書込み動
作が終了しない内に、外部からのレジスタ7に対する読
出しが行われると、希望する正しい値のデータを読出す
ことができないという欠点がある。
Therefore, if the register 7 is read from the outside before the write operation to the register 7 due to the execution of an instruction is completed, there is a drawback that data having the desired correct value cannot be read.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のマイクロプロセッサは、内蔵するレジスタのデ
ータ読出し専用のバスを有するマイクロプロセッサにお
いて、前記レジスタに対する書込み動作を検出し、前記
書込動作が行われている間においては、継続的に所定の
書込み検出信号を外部に出力する書込検出回路を備えて
構成される。
The microprocessor of the present invention is a microprocessor that has a bus dedicated to reading data from built-in registers, detects a write operation to the register, and continuously performs a predetermined write operation while the write operation is being performed. It is configured with a write detection circuit that outputs a detection signal to the outside.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。第1図
は、本発明の一実施例のブロック図である。第1図に示
されるように、本実施例は、外部メモリ6に対応して、
レジスタ1と、命令実行回路2と、書込み検出回路3と
、外部インタフェース回路4と、データ・バッファ5と
、を備えて構成される。
Next, the present invention will be explained with reference to the drawings. FIG. 1 is a block diagram of one embodiment of the present invention. As shown in FIG. 1, in this embodiment, corresponding to the external memory 6,
It is comprised of a register 1, an instruction execution circuit 2, a write detection circuit 3, an external interface circuit 4, and a data buffer 5.

第1図において、本実施例の前述の従来例との相違点は
、マイクロコンピュータ内に、書込み検出回路3が設け
られていることである。従来例の場合と同様に、外部メ
モリ6には、被デパック−プログラムが収納されており
、また、レジスタ1の値を外部メモリ6の成る特定の場
所に読出すためのデバッグ・プログラムも収納されてい
る。外部メモリ6に収納されている前記被デバツグ・プ
ログラムを実行すると、対応する命令は、外部メモリ6
がら外部バス104および外部インタフェース回路4を
経由して命令実行回路2に読込まれ、実行される。この
手順は、従来例の場合と全く同様である。
In FIG. 1, the difference between this embodiment and the conventional example described above is that a write detection circuit 3 is provided within the microcomputer. As in the case of the conventional example, the external memory 6 stores a program to be depacked, and also stores a debug program for reading the value of register 1 to a specific location in the external memory 6. ing. When the debugged program stored in the external memory 6 is executed, the corresponding instructions are stored in the external memory 6.
The instructions are read into the instruction execution circuit 2 via the external bus 104 and the external interface circuit 4, and executed. This procedure is exactly the same as in the conventional example.

レジスタ1にデータを書込む命令が実行されると、従来
例の場合と同様に、命令実行回路2がらは、内部バス1
01を介してレジスタ1に前記データが入力されると同
時に、レジスタ書込み信号103が出力されてレジスタ
1に送られ、レジスタ1には、所定のデータが設定され
る。この場合、命令実行図#r2において、レジスタl
にデータを書込む命令を実行する時に出力されるレジス
タ書込み信号103は、レジスタ1に人力されるととも
に、書込み検出回路3にも入力される。書込み検出口#
13においては、レジスタ書込み信号103が入力され
てからレジスタ1に対する書込みが終了するまでの間、
書込み検出信号105が途切れることがなく継続して外
部に出力される。
When an instruction to write data to register 1 is executed, the instruction execution circuit 2 transfers data to internal bus 1, as in the conventional example.
At the same time that the data is input to the register 1 via the register 1, the register write signal 103 is outputted and sent to the register 1, and predetermined data is set in the register 1. In this case, in instruction execution diagram #r2, register l
A register write signal 103 output when executing an instruction to write data to is inputted to the register 1 and also inputted to the write detection circuit 3. Writing detection port #
13, from when the register write signal 103 is input until the end of writing to register 1,
The write detection signal 105 is continuously output to the outside without interruption.

従って、外部においては、書込み検出信号105が出力
されている間においては、レジスタ1に対する書込みが
終了していないものと判断されるため、レジスタ1に対
する外部からの読出しは行われず、書込み検出信号10
5が出力されていない時間帯において読出しが実行され
、正しいレジスタ1の値が外部に読出される。
Therefore, externally, while the write detection signal 105 is being output, it is determined that writing to the register 1 has not been completed, so no external reading of the register 1 is performed, and the write detection signal 105 is not completed.
Reading is executed during a time period when 5 is not being output, and the correct value of register 1 is read out to the outside.

〔発明の効果〕〔Effect of the invention〕

以上、詳細に説明したように、本発明は、内蔵するレジ
スタにおいてデータ書込みが行われている時間帯におい
ては、所定の書込み検出信号が継続的に外部に出力され
るため、この書込み検出信号の有無を確認することによ
り、常時、正しいデータ値を、前記レジスタから読出す
ことができるという効果がある。
As described above in detail, the present invention is advantageous in that a predetermined write detection signal is continuously output to the outside during a time period when data is being written in a built-in register. By checking the presence or absence, there is an effect that the correct data value can always be read from the register.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明の一実施例のブロック図、第2図は、
従来例のブロック図である。 図において、1.7・・・・・・レジスタ、2.8−・
・・・命令実行回路、3・−・・・・書込み検出回路、
4.9・・・・・・外部インタフェース回路、5.10
−・−・・−データ・バッファ、6,11・・・・・・
外部メモリ。
FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
FIG. 2 is a block diagram of a conventional example. In the figure, 1.7... register, 2.8-...
...Instruction execution circuit, 3.--.Write detection circuit,
4.9...External interface circuit, 5.10
---Data buffer, 6, 11...
external memory.

Claims (1)

【特許請求の範囲】[Claims] 内蔵するレジスタのデータ読出し専用のバスを有するマ
イクロプロセッサにおいて、前記レジスタに対する書込
み動作を検出し、前記書込動作が行われている間におい
ては、継続的に所定の書込み検出信号を外部に出力する
書込検出回路を備えることを特徴とするマイクロプロセ
ッサ。
A microprocessor having a bus dedicated to reading data from a built-in register detects a write operation to the register, and continuously outputs a predetermined write detection signal to the outside while the write operation is being performed. A microprocessor comprising a write detection circuit.
JP2140812A 1990-05-30 1990-05-30 Microprocessor Pending JPH0433136A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2140812A JPH0433136A (en) 1990-05-30 1990-05-30 Microprocessor

Applications Claiming Priority (1)

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JP2140812A JPH0433136A (en) 1990-05-30 1990-05-30 Microprocessor

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JPH0433136A true JPH0433136A (en) 1992-02-04

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ID=15277314

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JP2140812A Pending JPH0433136A (en) 1990-05-30 1990-05-30 Microprocessor

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JP (1) JPH0433136A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3026196U (en) * 1995-12-21 1996-07-02 正昌 高橋 Insulated cardboard box

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63121934A (en) * 1986-11-10 1988-05-26 Oki Electric Ind Co Ltd One-chip microcomputer for evaluation

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