JPH043238A

JPH043238A - 情報処理装置

Info

Publication number: JPH043238A
Application number: JP2105066A
Authority: JP
Inventors: Yoshio Hamaguchi; 濱口　芳夫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-04-20
Filing date: 1990-04-20
Publication date: 1992-01-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野〕本発明はプロセッサおよび書き込み読み出し可能なメモ
リを構成要素に含む情報処理装置に関する。

〔従来の技術〕

従来、この種の情報処理装置では、書き込み読み出し可
能なメモリ上のデータのインテグリテイを保証するため
に、次の何れかの構成のメモリを採用している。

（１）書き込み時にパリティピットを生成・付加して記
憶し、読み出し時にパリティを検査してエラーの有無を
確認するパリティ生成・検査手段を持つメモリ。

（２）書き込み時にエラー訂正コード（以下ＥＣＣと称
す）を生成・付加して記憶し、読み出し時にＥＣＣの生
成・検査・訂正を行うＥＣＣ生成・検査・訂正手段を持
つメモリ。

〔発明が解決しようとする課題〕

上述したパリティ生成・検査手段を持つメモリを採用す
る情報処理装置では、高速なアクセスは可能であるが、
メモリ素子の高集積化に伴ってビットエラー率が上昇す
ると２ビツトエラーが発生してエラーを検出できなくな
る確率が増大する。

よって、メモリ素子を高集積化し大容量のデータ（プロ
グラムを含む）を格納したり或いは高信頼性の要求され
るデータを扱うことは困難である。

他方、ＥＣＣによるエラー検出・訂正方式のメモリを採
用する情報処理装置では、エラー検出能力が向上してデ
ータインテグリテイをより一層向上することができると
共に、メモリ素子を高集積化して稼動性良く使用するこ
とができる。しかし、その反面、ＥＣＣの生成・検査に
時間がかかるため、メモリのアクセス性能が低下する。

よって、高速なアクセスを必要とするデータを扱う情報
処理装置には不向きである。

本発明はこのような事情に鑑みて為されたもので、その
目的は、高速なアクセスが必要となるデータや高倍転性
が要求される大容量のデータをそれに最適な方法で記憶
できるメモリ構成を採用した情報処理装置を提供するこ
とにある。

（課題を解決するための手段〕本発明は上記の目的を達成するために、プロセンサと書
き込み読み出し可能なメモリとがハスにより接続された
情報処理装置において、前記メモリは、パリティ生成・
検査手段を持つ第１のメモリとＥＣＣ生成・検査・訂正
手段を持つ第２のメモリとを含んで構成されている。

（作用〕本発明の情報処理装置においては、バスを介してプロセ
ッサに接続された第１のメモリ中のパリティ生成・検査
手段が書き込み時にパリティビットを生成・付加して記
憶すると共に読み出し時にパリティを検査し、同じくバ
スを介してプロセッサに接続された第２のメモリ中のＥ
ＣＣ生成・検査・訂正手段が書き込み時にＥＣＣを生成
・付加して記憶すると共に読み出し時にＥＣＣの生成・
検査・訂正を行う。

〔実施例〕

次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明の一実施例の要部ブロック図である。こ
の実施例の情報処理装置は、プロセンサユニソ）１．メ
−［−１ＪＩニンｌ−２，ノー１：ＩＪ−ＩＬニント３
が制２Ｂハス７０．アドレスバス８０およびデータバス
９０を介して接続される構成を有している。

プロセンサユニット１は、プロセッサ１０　アドレスハ
ソファ１１．ライトデータバッファ１２およびリードデ
ータバッファ１３を含んでいる。

メモリユニット２は、書き込み読み出し可能なメモリ２
０．アドレスハソファ２１．ライトデータバッファ２２
．リードデータバッファ２３．パリティ生成回路２４．
２５および比較回路２６を含んでいる。このメモリユニ
ット２には、高速なアクセスが要求されるデータ例えば
オペレーティングシステム中の利用頻度の高いモジュー
ル、各プログラムで共用されるテーブル等が格納される
。

また、通常の場合、プロセッサ１０のメモリ空間の低位
アドレス側に割り付ける。

メモリユニット３は、書き込み読み出し可能なメモリ３
０　アドレスバッファ３１．ライトデータバッファ３２
．リードデータバッファ３３．ＦＣＣ生成回路３４．エ
ラーチェック回路３５およびエラー訂正回路３６を含ん
でいる。このメモリユニット３には、高倍転性が要求さ
れるデータまたは／および大容量のデータが記憶され、
通常、メモリユニット２より上位アドレス側のメモリ空
間に割り付けられる。

第２図および第３図はそれぞれメモリ書き込みメモリ読
み出し時における各バス７０．８０．９０のタイミング
チャートである。制御バス７０には、同図に示すように
アドレスストローブ信号７１、リード／ライト信号７２
．データストローブ信号７３．エラー信号７４が含まれ
る。

次に、本実施例の動作を説明する。先ず、第１図および
第２図を参照してメモリ書き込み時の動作を説明する。

プロセッサユニット１は、メモリユニット２または３に
データを書き込む場合、アドレスバッファ１１を介して
アドレスバス８０にアドレスを送出すると共にライトデ
ータバッファ１２を介してデータバス９０にデータを送
出し、アドレスストローブ信号７１をオンにする。この
とき、リード／ライト信号７２もオンにしてライトであ
ることを表示する。

メモリユニット２または３は、アドレスストローブ信号
７１を検出すると、アドレスバス８０上のアドレスをア
ドレスバッファ２１．３１へ取り込む。アドレスの上位
のビットはユニット選択用であり、それを保持するアド
レスバッファ２１３１の上位部分２７．３７の出力に基
づいて自ユニット宛のアドレスであるか否かを判定する
。自ユニット宛の場合は以下の動作を行い、他ユニット
宛のときは以下の動作を行わず、次にアドレスストロー
ブ信号７１がオンになるまでバスからの信号を無視する
。

例えばメモリユニット２究であったとすると、メモリユ
ニット２はデータバス９０上のデータをライトデータバ
ッファ２２に読み込み、続いてパリティ生成回路２４で
パリティビットを生成し、データと生成したパリティピ
ントとをアドレスバッファ２１の下位部２８のピント列
が指し示すメモリ２０の領域へ書き込む。そして、書き
込みに成功すると、データストローブ信号７３をオンに
する。プロセッサユニット１はこれを検出して書き込み
終了を判定する。

また、メモリユニット３宛であれば、メモリユニット３
はデータバス９０上のデータをライトデータバッファ３
２に読み込み、続いてＦＣＣ生成回路３４でＥＣＣを生
成し、データと生成したＥＣＣとをアドレスバッファ３
１の下位部３８のビット列が指し示すメモリ３０の領域
へ書き込む。

そして、書き込みに成功すると、データストローブ信号
７３をオンにする。プロセッサユニット１はこれを検出
して書き込み終了を判定する６次に、第１図および第３
図を参照してメモリデータ読み出し時の動作を説明する
。

データを読み出す場合、プロセンサユニット１は、アド
レスバッファ１１を介してアドレスバス８０にアドレス
を送出した後にアドレスストローブ信号７１をオンにす
る。このとき、リード／ライト信号７２をオフに保ち、
リードであることを表示する。

メモリユニット２または３では前述と同様にしてユニッ
トアドレスの判定を行う。

今、メモリユニット２宛であったとすると、メモリユニ
ット２はアドレスバッファ２１の下位部２８のビット列
が指し示すメモリ２０の領域の内容（データとパリティ
ビット）を読み出し、そのデータの内容に基づいてパリ
ティ生成回路２５にてパリティビットを生成する。そし
て、これとメモリ２０から読み出したパリティビットの
内容とを比較回路２６で比較する。若し不一致であれば
、エラー信号７４をオンにする。一致していれば、メモ
リ２０から読み出されたデータがリードデータバッファ
２３を介してデータバス９０に供給され、併せてデータ
ストローブ信号７３がオンにされる。これにより、プロ
セッサユニット１はリードデータバッファ１３を介して
データバス９０上のデータを取り込み、読み出し終了を
知る。

また、メモリユニット３宛であれば、メモリユニット３
はアドレスバッファ３１の下位部３８のビット列が指し
示すメモリ３０の領域の内容（データとＦＣＣ）を読み
出し、そのデータとＥＣＣに基づいてエラーチェック回
路３５にてエラーのチェックを行う、若し訂正不能なエ
ラーがあればエラー信号７４をオンにする。他方、訂正
可能なエラーであればエラー訂正回路３６でエラーを訂
正する。エラーが存在しない場合はメモリ３０から読み
出されたデータが、エラーが存在し訂正された場合はエ
ラー訂正回路３６から出力される訂正後のデータがリー
ドデータバッファ３３に格納された後にデータバス９０
に供給され、併せてデータストローブ信号７３がオンに
される。これにより、プロセッサユニット１はリードデ
ータバ。

ファ１３を介してデータバス９０上のデータを取り込み
、読み出し終了を知る。

〔発明の効果］以上説明したように、本発明の情報処理装置は、パリテ
ィ生成・検査手段を持つ第１のメモリとＥＣＣ生成・検
査・訂正手段を持つ第２のメモリとを併せ有するもので
あり、高速なアクセスが必要となるデータを記憶する為
の容量がメモリ全体の一部分で足りる場合、その部分を
パリティ生成・検査手段を持つ第１のメモリで構成する
ことにより、アクセス性能を満足させることができる。

また、高倍転性が要求されるデータや大容量のデータは
ＥＣＣ生成・検査・訂正手段を持つ第２のメモリに記憶
することにより、高集積化されたメモリ素子の稼動性を
高めることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の要部ブロック図、第２図は
メモリ書き込み時のタイミングチャートおよび、第３図はメモリ読み出し時のタイミングチャトである。図において、１・・・プロセッサユニット２．３・・・メモリユニット１０・・・プロセッサ１１．２１．３１・・・アドレスバッファ］、２．２２
．３２・・・ライトデータバッファ１３．２３．３３・
・・リードデータバッファ２０．３０・・・メモリ２４．２５・・・パリティ生成回路６・・・比較回路４・・・ＥＣＣ生成回路５・・・エラーチェック回路６・・・エラー訂正回路

Claims

【特許請求の範囲】

（１）プロセッサと書き込み読み出し可能なメモリとが
バスにより接続された情報処理装置において、前記メモリは、パリテイ生成・検査手段を持つ第１のメ
モリとエラー訂正コード生成・検査・訂正手段を持つ第
２のメモリとを含むことを特徴とする情報処理装置。
（２）前記第１のメモリは、データとそのパリテイビッ
トとを記憶する第１のメモリ部、書き込みデータにかか
るパリテイビットを生成して前記第１のメモリ部へ記憶
する第１のパリテイ生成回路、前記第１のメモリ部から
読み出されたデータにかかるパリテイビットを生成する
第２のパリテイ生成回路、該第２のパリテイ生成回路で
生成されたパリテイビットと前記第１のメモリ部から読
み出されたパリテイビットとを比較する比較回路を含み
、前記第２のメモリは、データとそのエラー訂正コードと
を記憶する第２のメモリ部、書き込みデータにかかるエ
ラー訂正コードを生成して前記第２のメモリ部へ記憶す
るエラー訂正コード生成回路、前記第２のメモリ部から
読み出されたデータおよびエラー訂正コードに基づきエ
ラーのチェックを行うエラーチェック回路、該エラーチ
ェック回路で訂正可能と判定されたエラーを訂正するエ
ラー訂正回路を含む請求項１記載の情報処理装置。
（３）前記第１のメモリには、高速なアクセスが要求さ
れるデータが記憶され、前記第２のメモリには高信頼性
が要求されるデータまたは／および大容量のデータが記
憶される請求項２記載の情報処理装置。