JPH04322372A - Layout pattern generating device - Google Patents
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、ＣＡＤを用いて集積回
路のレイアウトパターンを設計作成する装置に関し、特
にそのボンディングパッドのレイアウトパターンの作成
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for designing and creating a layout pattern for an integrated circuit using CAD, and particularly relates to creating a layout pattern for bonding pads.
【０００２】0002
【従来の技術】図６は、ＣＡＤ設計により集積回路のレ
イアウトパターンを作成する従来のレイアウトパターン
作成装置の構成を示すブロック図である。図において、
１はレイアウトパターン２を作成するレイアウトパター
ンエディット手段であり、レイアウトパターンエディッ
ト手段１により作成されたレイアウトパターン２は、表
示手段３によりディスプレイ４の画面に表示される。2. Description of the Related Art FIG. 6 is a block diagram showing the configuration of a conventional layout pattern creation apparatus for creating a layout pattern of an integrated circuit by CAD design. In the figure,
1 is a layout pattern editing means for creating a layout pattern 2; the layout pattern 2 created by the layout pattern editing means 1 is displayed on the screen of a display 4 by a display means 3;
【０００３】そして、設計者は、ディスプレイ４の画面
を見ながら、レイアウトパターンの追加，修正等を行な
って所望の集積回路のレイアウトパターンを作成する。
以下、この動作、特にボンディングパッドのレイアウト
パターンの作成動作について説明する。[0003] Then, the designer creates a desired integrated circuit layout pattern by adding, modifying, etc. the layout pattern while looking at the screen of the display 4. This operation, particularly the operation of creating a bonding pad layout pattern, will be explained below.
【０００４】設計者は、レイアウトパターンエディット
手段１を用いて、レイアウトパターン２を作成する。図
７は作成されたレイアウトパターン２の一例を示してお
り、図中８は集積回路チップであり、集積回路チップ８
にはボンディングパッドのレイアウトパターン９ａ，
９ｂ， ９ｃ， ９ｄ， ９ｅ， ９ｆ， ９ｇ， ９
ｈ， ９ｉ， ９ｊが含まれている。設計者は、レイア
ウトパターンエディット手段１を用いて、ボンディング
パッドのレイアウトパターン９ａ， ９ｂ， ９ｃ，
９ｄ， ９ｅ， ９ｆ， ９ｇ， ９ｈ， ９ｉ， ９
ｊを、その位置がほぼ等間隔になるように集積回路チッ
プ８の大きさ及びピン数に基づいて大まかに計算して作
成する。[0004] A designer creates a layout pattern 2 using a layout pattern editing means 1 . FIG. 7 shows an example of the created layout pattern 2, and 8 in the figure is an integrated circuit chip.
bonding pad layout pattern 9a,
9b, 9c, 9d, 9e, 9f, 9g, 9
Contains h, 9i, and 9j. The designer uses the layout pattern editing means 1 to create bonding pad layout patterns 9a, 9b, 9c,
9d, 9e, 9f, 9g, 9h, 9i, 9
j are roughly calculated and created based on the size of the integrated circuit chip 8 and the number of pins so that the positions thereof are approximately equally spaced.
【０００５】集積回路のすべてのレイアウトパターンの
作成を完了した時点にて、集積回路チップ８をフレーム
にのせた時を想定し、フレーム上のピンとボンディング
パッドのレイアウトパターン９ａ， ９ｂ， ９ｃ，
９ｄ， ９ｅ，９ｆ， ９ｇ， ９ｈ， ９ｉ， ９ｊ
との位置関係が、ワイヤボンディングを行なう上での基
準を満たしているか否かを確認する。図８は、集積回路
チップ８をフレームにのせた時を想定した状態を示す図
であり、図中１０は集積回路チップ８をのせるフレーム
であり、フレーム１０にはピン１１ａ，１１ｂ，１１ｃ
，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈ，１１ｉ，
１１ｊ が設けられている。各ボンディングパッドのレ
イアウトパターン９ｂ， ９ｃ， ９ｄ， ９ｅ， ９
ｆ， ９ｇ， ９ｈ， ９ｉ， ９ｊと対応する各ピン
１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１
１ｈ，１１ｉ，１１ｊとは、ワイヤ１２によりワイヤボ
ンディングされているが、ボンディングパッドのレイア
ウトパターン９ａとフレーム１０上のピン１１ａ との
位置関係は、ワイヤボンディングの基準を満足していな
いので、ワイヤにて両者は接続されていない。このよう
な場合には、このボンディングパッドのレイアウトパタ
ーン９ａの位置を、レイアウトパターンエディット手段
１を用いてワイヤボンディングの基準を満足する位置に
修正した後、両者をワイヤボンディングする。[0005] At the time when all the layout patterns of the integrated circuit have been created, assuming that the integrated circuit chip 8 is mounted on the frame, layout patterns 9a, 9b, 9c, and 9c of the pins and bonding pads on the frame are created.
9d, 9e, 9f, 9g, 9h, 9i, 9j
Check whether the positional relationship with the wire meets the standards for wire bonding. FIG. 8 is a diagram illustrating a state where the integrated circuit chip 8 is placed on a frame. In the figure, 10 is a frame on which the integrated circuit chip 8 is placed, and the frame 10 has pins 11a, 11b, 11c.
, 11d, 11e, 11f, 11g, 11h, 11i,
11j is provided. Layout patterns of each bonding pad 9b, 9c, 9d, 9e, 9
f, 9g, 9h, 9i, 9j and corresponding pins 11b, 11c, 11d, 11e, 11f, 11g, 1
1h, 11i, and 11j are wire-bonded using the wire 12, but the positional relationship between the bonding pad layout pattern 9a and the pin 11a on the frame 10 does not satisfy the wire bonding standards. The two are not connected. In such a case, the layout pattern editing means 1 is used to correct the position of the layout pattern 9a of the bonding pad to a position that satisfies the wire bonding criteria, and then the two are wire bonded.
【０００６】[0006]
【発明が解決しようとする課題】従来のレイアウトパタ
ーン作成装置は以上のように構成されているので、集積
回路のレイアウトパターンの作成が完了した後、ワイヤ
ボンディングの基準を満足しているか否かを確認し、基
準を満たしていないときにはボンディングパッドのレイ
アウトパターンを修正する必要があり、場合によっては
この修正が広範囲にわたって修正に長時間を要するとい
う問題点がある。また、レイアウトパターンを作成する
ときに、最初にワイヤボンディングの基準を満足する位
置にボンディングパッドのレイアウトパターンを作成し
ておいても、他のレイアウトパターンの作成中に誤って
このボンディングパッドのレイアウトパターンを移動さ
せる可能性があり、この誤りを容易には発見できないと
いう問題点もある。[Problem to be Solved by the Invention] Since the conventional layout pattern creation device is configured as described above, after the creation of the layout pattern of an integrated circuit is completed, it is necessary to check whether the wire bonding standards are satisfied. If the bonding pad layout pattern does not meet the criteria, it is necessary to correct the bonding pad layout pattern. In some cases, this correction may cover a wide range and take a long time. Also, when creating a layout pattern, even if you first create a layout pattern for a bonding pad in a position that satisfies the wire bonding criteria, you may accidentally create a layout pattern for this bonding pad while creating another layout pattern. There is also the problem that this error cannot be easily discovered.
【０００７】本発明はかかる事情に鑑みてなされたもの
であり、ワイヤボンディングの基準を満足する位置を認
識しながらボンディングパッドのレイアウトパターンを
作成でき、ワイヤボンディングの基準を満足しない位置
に誤ってボンディングパッドのレイアウトパターンが存
在する場合においても、その誤りを容易にしかも早期に
発見することができるレイアウトパターン作成装置を提
供することを目的とする。The present invention has been made in view of the above circumstances, and it is possible to create a bonding pad layout pattern while recognizing the positions that satisfy the wire bonding standards, and to avoid accidentally bonding at positions that do not satisfy the wire bonding standards. It is an object of the present invention to provide a layout pattern creation device that can easily and early discover errors in a pad layout pattern even when a pad layout pattern exists.
【０００８】[0008]
【課題を解決するための手段】本発明に係るレイアウト
パターン作成装置は、ワイヤボンディングの基準を満足
するようなワイヤボンディングの配置可能位置を示す配
置枠を作成し、作成したボンディングパッドのレイアウ
トパターンがこの配置枠内に収まっているか否かを検証
するように構成したことを特徴とする。[Means for Solving the Problems] A layout pattern creation device according to the present invention creates a layout frame indicating possible positions for wire bonding that satisfies wire bonding standards, and creates a layout pattern of bonding pads that has been created. The feature is that it is configured to verify whether or not it falls within this arrangement frame.
【０００９】[0009]
【作用】本発明のレイアウトパターン作成装置では、第
２作成手段により、ワイヤボンディングの基準を満足す
る配置位置を示すボンディングパッド配置枠を作成し、
第１作成手段により作成したボンディングパッドのレイ
アウトパターンがこのボンディングパッド配置枠の中に
収まっているか否かを、検証手段により検証する。この
ように、本発明では、ワイヤボンディングの基準を満足
することを確認しながらボンディングパッドのレイアウ
トパターンを作成すると共に、作成後のボンディングパ
ッドのレイアウトパターンがワイヤボンディングの基準
を満たすか否かを容易に判定する。[Operation] In the layout pattern creation device of the present invention, the second creation means creates a bonding pad placement frame indicating placement positions that satisfy wire bonding standards;
The verification means verifies whether the bonding pad layout pattern created by the first creation means fits within the bonding pad arrangement frame. As described above, in the present invention, a bonding pad layout pattern is created while confirming that it satisfies the wire bonding standards, and it is also possible to easily determine whether the created bonding pad layout pattern satisfies the wire bonding standards. Judgment is made.
【００１０】0010
【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be specifically described below with reference to drawings showing embodiments thereof.
【００１１】図１は、本発明に係るレイアウトパターン
作成装置の構成を示すブロック図であり、図中１は、レ
イアウトパターン２を作成するレイアウトパターンエデ
ィット手段である。レイアウトパターンエディット手段
１により作成されたレイアウトパターン２は、表示手段
３によりディスプレイ４の画面に表示される。また、５
は、集積回路の大きさと集積回路をのせるフレームとに
よって決まるワイヤボンディングの基準を満足するよう
なボンディングパッドの配置可能位置を示すボンディン
グパッド配置枠６を作成するボンディングパッド配置枠
作成手段である。ボンディングパッド配置枠作成手段５
により作成されたボンディングパッド配置枠６は、表示
手段３によりディスプレイ４の画面に表示される。更に
、７は、レイアウトパターンエディット手段１により作
成されたレイアウトパターン２が、ボンディングパッド
配置枠作成手段５により作成されたボンディングパッド
配置枠６内に収まるか否かを検証するボンディングパッ
ド位置検証手段である。ボンディングパッド位置検証手
段７によりワイヤボンディングの基準を満足しないと検
証されたレイアウトパターン２は、表示手段３によりデ
ィスプレイ４の画面に表示される。FIG. 1 is a block diagram showing the configuration of a layout pattern creating apparatus according to the present invention, and 1 in the figure is a layout pattern editing means for creating a layout pattern 2. As shown in FIG. The layout pattern 2 created by the layout pattern editing means 1 is displayed on the screen of the display 4 by the display means 3. Also, 5
1 is a bonding pad placement frame creating means for creating a bonding pad placement frame 6 indicating possible placement positions of bonding pads that satisfy wire bonding standards determined by the size of the integrated circuit and the frame on which the integrated circuit is mounted. Bonding pad arrangement frame creation means 5
The bonding pad arrangement frame 6 created by is displayed on the screen of the display 4 by the display means 3. Furthermore, 7 is a bonding pad position verification means for verifying whether the layout pattern 2 created by the layout pattern editing means 1 fits within the bonding pad arrangement frame 6 created by the bonding pad arrangement frame creation means 5. be. The layout pattern 2 verified by the bonding pad position verification means 7 as not satisfying the wire bonding standard is displayed on the screen of the display 4 by the display means 3.
【００１２】次に、動作について、そのフローチャート
を示す図２を参照して説明する。Next, the operation will be explained with reference to FIG. 2 showing a flowchart thereof.
【００１３】まず、設計者は、ボンディングパッド配置
枠作成手段５を用いて、集積回路の大きさと集積回路を
のせるフレームとによって決まるワイヤボンディングの
基準を満足するようなボンディングパッドの配置可能位
置を示すボンディングパッド配置枠６を作成する（Ｓ１
）。作成されたボンディングパッド配置枠６は、表示手
段３によりディスプレイ４の画面に表示される。図３に
、このボンディングパッド配置枠６の一例を示す。集積
回路チップ８には、ワイヤボンディングの基準を満足す
る範囲を示すボンディングパッド配置枠６ａ， ６ｂ，
６ｃ， ６ｄ， ６ｅ， ６ｆ， ６ｇ，６ｈ， ６
ｉ， ６ｊが作成されている。First, the designer uses the bonding pad placement frame creating means 5 to find possible bonding pad placement positions that satisfy the wire bonding standards determined by the size of the integrated circuit and the frame on which the integrated circuit is mounted. Create the bonding pad arrangement frame 6 shown (S1
). The created bonding pad arrangement frame 6 is displayed on the screen of the display 4 by the display means 3. FIG. 3 shows an example of this bonding pad arrangement frame 6. The integrated circuit chip 8 has bonding pad arrangement frames 6a, 6b, which indicate ranges that satisfy wire bonding standards.
6c, 6d, 6e, 6f, 6g, 6h, 6
i, 6j have been created.
【００１４】次に、設計者は、ディスプレイ４の画面に
表示されているボンディングパッド配置枠６を見ながら
、このボンディングパッド配置枠６内に収まるように、
レイアウトパターンエディット手段１を用いて、ボンデ
ィングパッドのレイアウトパターン２を作成する（Ｓ２
）。この際、ボンディングパッド配置枠６は、レイアウ
トパターンエディット手段１の動作により、その位置が
動く等の修正は受けない。図４は、ボンディングパッド
配置枠６ａ内に、ボンディングパッドのレイアウトパタ
ーン９ａを正しく作成した例を示している。その後、設
計者は、レイアウトパターンエディット手段１を用いて
、ボンディングパッド以外のレイアウトパターン２を作
成する。Next, while looking at the bonding pad arrangement frame 6 displayed on the screen of the display 4, the designer arranges the bonding pad arrangement frame 6 so that it fits within the bonding pad arrangement frame 6.
A bonding pad layout pattern 2 is created using the layout pattern editing means 1 (S2
). At this time, the bonding pad arrangement frame 6 is not subject to any modification such as movement of its position due to the operation of the layout pattern editing means 1. FIG. 4 shows an example in which a bonding pad layout pattern 9a is correctly created within the bonding pad arrangement frame 6a. Thereafter, the designer uses the layout pattern editing means 1 to create a layout pattern 2 other than bonding pads.
【００１５】ボンディングパッド以外のレイアウトパタ
ーン２を作成している間に、設計者は、ボンディングパ
ッド位置検証手段７を用いて、作成したすべてのボンデ
ィングパッドのレイアウトパターンが、対応する夫々の
ボンディングパッド配置枠内に収まっているか否かを検
証する（Ｓ３，Ｓ４）。そして、検証結果はディスプレ
イ４の画面に表示される。具体的には、ボンディングパ
ッド配置枠内に正しく収まっていないボンディングパッ
ドのレイアウトパターン、及び１個のボンディングパッ
ド配置枠内に収まっている複数個のボンディングパッド
のレイアウトパターンが、ボンディングパッド位置検証
手段７によって検出され、これらのレイアウトパターン
は表示手段３によってディスプレイ４の画面に表示され
る。図５は、ボンディングパッド配置枠６ａ内にボンデ
ィングパッドのレイアウトパターン９ａが正しく収まっ
ていない一例を示している。While creating the layout pattern 2 other than bonding pads, the designer uses the bonding pad position verification means 7 to verify that all the created layout patterns of bonding pads correspond to the corresponding bonding pad locations. It is verified whether or not it falls within the frame (S3, S4). The verification results are then displayed on the screen of the display 4. Specifically, the layout pattern of a bonding pad that does not fit correctly within the bonding pad placement frame and the layout pattern of a plurality of bonding pads that fit within one bonding pad placement frame are checked by the bonding pad position verification means 7. These layout patterns are detected by the display means 3 and displayed on the screen of the display 4. FIG. 5 shows an example in which the bonding pad layout pattern 9a is not correctly accommodated within the bonding pad arrangement frame 6a.
【００１６】ボンディングパッドのレイアウトパターン
の位置とボンディングパッド配置枠との関係が正しくな
い場合、つまりレイアウトパターンの修正が必要な場合
（Ｓ５：ＹＥＳ）、ディスプレイ４の画面に表示された
レイアウトパターンについて、レイアウトパターンエデ
ィット手段１を用いて、修正を行なう（Ｓ２）。If the relationship between the position of the bonding pad layout pattern and the bonding pad arrangement frame is incorrect, that is, if the layout pattern needs to be corrected (S5: YES), the layout pattern displayed on the screen of the display 4 is Modifications are made using the layout pattern editing means 1 (S2).
【００１７】すべてのボンディングパッドのレイアウト
パターンが対応するボンディングパッド配置枠内に正し
く収まっている場合、つまりレイアウトパターンの修正
が不必要な場合（Ｓ５：ＮＯ）、すべてのレイアウトパ
ターンの作成を完了した（Ｓ６）後、ボンディングパッ
ド位置検証手段７を用いて、ワイヤボンディングの基準
を満足しないようなボンディングパッドのレイアウトパ
ターンが存在しないことを最終的に確認して（Ｓ７）、
レイアウトパターンの作成作業を終了する。[0017] If all the layout patterns of bonding pads are correctly placed within the corresponding bonding pad arrangement frame, that is, if there is no need to modify the layout patterns (S5: NO), the creation of all layout patterns is completed. After (S6), the bonding pad position verification means 7 is used to finally confirm that there is no bonding pad layout pattern that does not satisfy the wire bonding standards (S7).
Finish creating the layout pattern.
【００１８】[0018]
【発明の効果】以上のように、本発明のレイアウトパタ
ーン作成装置では、ボンディングパッドの配置可能位置
を見ながらそのレイアウトパターンを作成することがで
きて、作成位置の誤りを防止でき、また、ワイヤボンデ
ィングできない位置にあるボンディングパッドのレイア
ウトパターンを容易に検出できるので、誤った位置に作
成した場合または誤った位置に移動させた場合において
も、その誤りを早期に発見することができ、作業時間を
短縮できる等、本発明は優れた効果を奏する。As described above, with the layout pattern creation device of the present invention, it is possible to create a layout pattern while checking the possible placement positions of bonding pads, thereby preventing errors in creation positions, and Layout patterns for bonding pads in positions that cannot be bonded can be easily detected, so even if they are created in the wrong position or moved to the wrong position, the error can be discovered early, reducing work time. The present invention has excellent effects such as being able to shorten the time.
【図面の簡単な説明】[Brief explanation of drawings]
【図１】本発明に係るレイアウトパターン作成装置の構
成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of a layout pattern creation device according to the present invention.
【図２】本発明のレイアウトパターン作成装置における
動作を示すフロチャートである。FIG. 2 is a flowchart showing the operation of the layout pattern creation device of the present invention.
【図３】ボンディングパッド配置枠を示す模式図である
。FIG. 3 is a schematic diagram showing a bonding pad arrangement frame.
【図４】ボンディングパッド配置枠内にボンディングパ
ッドのレイアウトパターンが正しく収められた状態を示
す模式図である。FIG. 4 is a schematic diagram showing a state in which a bonding pad layout pattern is correctly accommodated within a bonding pad arrangement frame.
【図５】ボンディングパッド配置枠内にボンディングパ
ッドのレイアウトパターンが正しく収められていない状
態を示す模式図である。FIG. 5 is a schematic diagram showing a state in which the bonding pad layout pattern is not correctly accommodated within the bonding pad arrangement frame.
【図６】従来のレイアウトパターン作成装置の構成を示
すブロック図である。FIG. 6 is a block diagram showing the configuration of a conventional layout pattern creation device.
【図７】ボンディングパッドのレイアウトパターンを示
す模式図である。FIG. 7 is a schematic diagram showing a layout pattern of bonding pads.
【図８】集積回路チップをフレームにのせ、ワイヤボン
ディングを想定した状態を示す模式図である。FIG. 8 is a schematic diagram showing a state in which an integrated circuit chip is placed on a frame and wire bonding is assumed.
１ レイアウトパターンエディット手段２ レイア
ウトパターン
３ 表示手段
４ ディスプレイ
５ ボンディングパッド配置枠作成手段６，６ａ，
６ｂ， ６ｃ， ６ｄ， ６ｅ， ６ｆ， ６ｇ， ６
ｈ， ６ｉ， ６ｊ ボンディングパッド配置枠
７ ボンディングパッド位置検証手段８ 集積回路
チップ
９ａ， ９ｂ， ９ｃ， ９ｄ， ９ｅ， ９ｆ， ９
ｇ， ９ｈ， ９ｉ，９ｊ ボンディングパッドのレ
イアウトパターン
１０ フレーム
１２ ワイヤ1 Layout pattern editing means 2 Layout pattern 3 Display means 4 Display 5 Bonding pad arrangement frame creation means 6, 6a,
6b, 6c, 6d, 6e, 6f, 6g, 6
h, 6i, 6j Bonding pad arrangement frame 7 Bonding pad position verification means 8 Integrated circuit chips 9a, 9b, 9c, 9d, 9e, 9f, 9
g, 9h, 9i, 9j Bonding pad layout pattern 10 Frame 12 Wire
Claims (1)
のレイアウトパターンを作成する装置において、ボンデ
ィングパッドのレイアウトパターンを作成する第１作成
手段と、ボンディングパッドの配置可能位置を示す配置
枠を作成する第２作成手段と、前記第１作成手段にて作
成したレイアウトパターンが前記配置枠内に収まってい
るか否かを検証する検証手段とを備えることを特徴とす
るレイアウトパターン作成装置。1. An apparatus for creating a layout pattern of an integrated circuit having bonding pads, comprising: a first creation means for creating a layout pattern of the bonding pads; and a second creation means for creating a placement frame indicating possible placement positions of the bonding pads. A layout pattern creation device comprising: means for verifying whether the layout pattern created by the first creation means is within the arrangement frame.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091889A JPH04322372A (en) | 1991-04-23 | 1991-04-23 | Layout pattern generating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091889A JPH04322372A (en) | 1991-04-23 | 1991-04-23 | Layout pattern generating device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04322372A true JPH04322372A (en) | 1992-11-12 |
Family
ID=14039126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3091889A Pending JPH04322372A (en) | 1991-04-23 | 1991-04-23 | Layout pattern generating device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04322372A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235164A (en) * | 1991-11-29 | 1993-09-10 | Nec Corp | Automatic layout processing system for semiconductor integrated circuit |
| JP7072136B1 (en) * | 2021-08-04 | 2022-05-20 | 株式会社Flosfia | Design support equipment, design support programs and design support methods |
-
1991
- 1991-04-23 JP JP3091889A patent/JPH04322372A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235164A (en) * | 1991-11-29 | 1993-09-10 | Nec Corp | Automatic layout processing system for semiconductor integrated circuit |
| JP7072136B1 (en) * | 2021-08-04 | 2022-05-20 | 株式会社Flosfia | Design support equipment, design support programs and design support methods |
| WO2023013707A1 (en) * | 2021-08-04 | 2023-02-09 | 株式会社Flosfia | Design assistance device, design assistance program, and design assistance method |
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