JPH043208A - ディジタル型繰り返し制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ロボットや工作機械等において、あるパター
ンが目標入力として周期的に繰り返し人力され、制御対
象に同一動作を繰り返させるディジタル制御系に関する
。

従来の技術 ロボットや工作機械等の制御対象に、あるパターンで周
期的に繰り返される目標入力を入力して、制御対象に同
一動作を周期的に繰り返させるときの制御方式として、
内部モデル原理によるディジタル型繰り返し制御方式か
公知である。

この内部モデル原理によるディジタル型繰り返し制御方
式は、周期Ｔであるパターンの周期入力信号ｙ　（ｔ）
があり、サンプリング周期をτとし、Ｔ／τ＝Ｌ　　（
Ｌ・正の整数）とすると、信号ｙ　（ｔ）のＺ変換Ｙｒ
（Ｚ）は次の第１−式で表される。

Ｙｒ（Ｚ）＝ ｒ　ｏ＋　ｒ　、　　Ｚ−’＋−＋　ｒ　、−、Ｚ　’
−’＋　（ｒｏ　＋　ｒ、ｚ−’＋−＝＋　ｒＬ−ｉ　
　ｚ”’　）ｚ−’・・・　（１） なお、ｒｏ　＋　　ｒＩ　＋　”’ｒＬｌは周期信号ｙ
　（ｔ）のパターンの係数、Ｚ−１，・・・ＺＬ−１は
１時間遅れ。

・・・（Ｌ−１）１時間遅れを表す。

ｒｏ　＋　ｒ　Ｈｚ−’＋−・−＋　ｒｔ−Ｉ　ＺＬ−
’　＝Ｙｖ。（Ｚ）とおくと、 Ｙｒ（Ｚ）＝ Ｙ、。（Ｚ）（１＋Ｚ−’＋Ｚ−２Ｌ＋・・・　）＝Ｙ
、。（Ｚ）／　（１−Ｚ−’） ＝ＺＬ　−Ｙ、０　（Ｚ）／　（ＺＬ−１）−（２）と
なる。したがって、周期信号Ｙ　（ｔ）の発生モデルは
１／　（ＺＬ−１）と考えることができ、このモデルを
補償器内に組み込めば定常偏差のない制御系が実現でき
る。繰り返し制御系の設計法としては、例えば第４図の
ブロック図のように制御系を構成しフィードバックゲイ
ンｈとに１〜ｋＬを適当に選び、閉ループ系を構成し、
拡大系として状態フィードバックによる安定化を行なえ
ばよい。

発明が解決しようとする課題 上述した従来例の内部モデル原理によるディジタル型繰
り返し制御方式は、制御対象の状態変数ｘ　（ｉ）を含
んでおり、この状態変数ｘ　（ｉ）が既知でなければ、
制御系を構成することができない。一般に、状態変数ｘ
　（ｉ）は測定不可能であるから、第４図のブロック図
では実現できない。

そのため制御系を構成する上で大きな困難があり、自由
な設計が難しいという問題がある。また、従来方式では
時間遅れ系の数が入力周期幅をサンプリングタイムτで
割った値しに固定しなければならず入力周期の変動にフ
レキシブルに対応できないという問題がある。

そこで本発明の目的は、制御対象の状態変数が分からな
くても制御系を構成でき、追従遅れの少ないディジタル
型繰り返し制御方式を提供すると共に、入力の周期が変
動してもパラメータの変更だけで、制御系の構造を変え
ることなしに内部モデル原理を満足するディジタル型繰
り返し制御系を提供することにある。

課題を解決するための手段 本発明は、目標指令値と制御対象の出力の差分である偏
差を利用して周期的な目標指令値に少ない偏差で制御対
象を追従させるディジタル制御系において、周期的な目
標指令値の入力周期Ｔを上記偏差のサンプリング時間τ
で除して得られる整数り以上のｎ個の時間遅れ系を、あ
るゲインを介して上記偏差に縦続に接続し、各サンプリ
ング時における上記偏差に０を含む係数をかけて全ての
時間遅れ入力に加算すると共に、各サンプリング時にお
ける上記縦続に接続されたｎ個の時間遅れ系の最後の出
力に当該サンプリング時の偏差を加算した値を制御対象
の入力として与え、各サンプリング時における当該制御
対象への入力に０を含む係数をかけて全ての時間遅れ入
力に加算することによって、追従遅れの少ない制御系を
構成した。

作　　　用 ｎ個の各時間遅れ系には１つ前の時間遅れ系の出力と、
当該サンプリング時の偏差にゲインを乗じた値および制
御対象の入力にゲインを乗じた値を加算した値が記憶さ
れる。ｎ個の時間遅れ系には目標指令値の１周期分のデ
ータが記憶されており、各サンプリング時には、当該サ
ンプリング時の上記偏差に最後の時間遅れ系の出力が加
算されて制御対象に入力される。

実施例 第３図に示すように、入力をｕ（ｋ）、出力をｙ（ｋ）
、制御対象の状態変数をｘ　（ｋ）とした制御対象１を
考える。すなわち、制御対象１は、ｘ　（ｋ＋１）−Ａ
ｘ　（ｋ）＋Ｂｕ　（ｋ）ｙ　（ｋ）＝Ｃｘ　（ｋ）　
　　　　　　・・・（３）が成立するとする。

この制御対象１０入力端に目標指令値の周期Ｔをサンプ
リング時間τで除した値より大きい正の整数の値のｎ（
≧Ｔ／τ）個の遅れ要素Ｚ−１を接続して得られる拡大
系に対しては、 ｙ　（ｋ）・Ｃｘ（ｋ） ｙ　（ｋ＋ｌ）　＝Ｃｘ　（ｋ＋ｌ）　＝ＣＡｌ　（ｋ
）　＋ＣＢｕ　（ｋ）ｙ　（ｋ＋２）　＝Ｃｘ　（ｋ＋
２） Ａ ｘ　（ｋ）　＋ＣＡＢｕ　（ｋ）　＋Ｃｈ　（ｋ＋Ｉ）
丁（ｋ＋ｎ） ＣＩ　（ｋ＋ｎ）　＝ＣＡ ｘ　　（ｋ）＋ＣＡ・ Ｅｕ　（ｋ）　＋ Ｃ″ Ｂｕ　（ｋ＋Ｉ）　＋−−−＋ＣＢｕ　（ｋ＋ｎ−］）
これを一連の式にまとめて記述すると、と記述すること
ができる。

なお、 第３式、 第４式 ％式％ Ｂは行列を意味する。

第５式より、 となる。

ここで、 ｕ　（ｋ＋ｎ Ｉ） となるような行列Ｈ （ｈ。

・・・・・・ｈ。

が存在する と仮定すると、 第４式のフィードバック制御則は、 Ｉ　（ｋ）　−に、。

ｕ　（ｋ）　−ｋ。

ｕ（ｋ＋Ｉ）− ・・・・・・・・・・・・・・・・・・・・・・・・−
に１ｕ（ｋ＋ｎ ｋ、。

ｖ　（ｋ）　−に、。

ｕ　（ｋ＋Ｉ）・・・・・ ｕ（ｋ＋ｎ ｍ、　　ｕ（ｋ）＋ｍ、−１　　ｕ（ｋ＋Ｉ）＋　−−
−−−−＋ｒｒ＋、　　ｕ（ｋ＋ｎ−１１−ｈ、　　ｙ
（ｋ）−＝＝−−−＝−ｈ＋　　ｙ（ｋ＋ｎ１）−ｈｏ
　ｙ（ｋ＋ｎ）となって制御則からｘ　（ｋ）を取り除
くことができフィードバック制御則は第２図として現さ
れる。

第２図より、 ｗ　、　　（ｋ＋ｎ）＝ｍ　、　ｕ（ｋ）−ｂ、　ｙ（
ｋ）　　　　　−（７−１）ｖ　ｎ−１（ｋ＋ｎ）・ｍ
　ｎ−１ｕ（ｋ＋Ｉ）−り、、−＋　ｒ（ｔ！Ｉ）＋Ｗ
、　　（ｋ＋ｎ）　　　−（７−２）故に第８式より、 ｕ　、（ｋ＋ｎ）：＝ｗ、（ｋ＋ｎ）−ｈｏ　ｙ　（ｋ
＋ｎ）ｕ（ｋ）＝ｗ１　（ｋ）−ｈｏ　（ｋ）　　　−
−（９）第７−ｎ式にに＋ｎの代わりにに＋１を代入し
、第７−ｎ−１式にに＋ｎの代わりにに＋２を代入し、
以下順次に＋ｎの代わりにに＋３．に＋４゜・・・・・
・、そして第７−２式のに＋ｎの代わりにに＋ｎ−１を
代入すると、 ｖ　１（ｋ＋］）□ｍ　＋　ｕ（ｋ）−ｈｌＦ（ｋ）＋
ｖ２（ｋ÷Ｉ）　・（１０ｉ）ｗ　　２　（ｋ＋２）＝
ｍ　　２　ｕ（ｋ）−ｈ２　　ｙ（ｋ）４ｗ３　　（ｋ
＋２）　　−（１０−２）ｖ　２（ｋ＋ｎ）＝ｍ　２ｕ
（ｋ＋ｎ−２）−ｈ２ｙ（ｋ＋ｎ−２）４ｗ　　３　（
ｋ＋ｎ）　　　　−（７−ｎ−１）ｖ　　、　　（ｋ十
ｎ）＝ｍ　　、　　ｕ（ｋ＋ｎ−１）−１ｚ　　ｙ（ｋ
＋ｎ−１）４ｗ２（ｋ＋ｎ）　　　−・・・ｌ７−ｎ）
以上より ｗ　　）　　（ｋ＋ｎ）＝ ｍ、　　ｕ（ｋ）＋ｍ、、−，ｕ（ｋ＋Ｉ）＋　　−・
−−−−＋ｍ、　　ｕ（ｋ＋ｎ−１）ｈ、、ｖ　（ｋ）
−−・−・・−ｈ＋　　Ｙ　（ｋ＋ｎ−］）＝ｕ　（ｋ
＋ｎ）÷ｈａ　　ｙ（ｋ十ｎ）　　　　　　　　　　　
　　＋・＋　　（８）ｗ　ｎ−１（ｋ＋ｎ−１）・ｍ　
、、−１υ（ｋ）−ｈ、−＋　　ｙ（ｋ）４ｗゎ　　（
ｋ＋ｎ−］）　　　　　］＝ｉＩＯ−ｎ−］上記第７−
１．第１０−１式〜第１Ｏ−ｎ−１式および第９式より
制御則は第１図の構成となる。

上記第１図に示す構成の直列補償器を用い、入力−ｙ　
（ｋ）の代わりにｙｒ　（ｋ）−ｙ　（ｋ）（目標値−
出力）を入力し、該直列補償器の出力ｕ　（ｋ）を制御
対象に入力するようにすることによって、目標に対して
追従遅れの少ない制御系を構成することができる。しか
も、第１図に示す直列補償器は、制御対象の状態変数を
含まないので、設計自由度の大きい制御系が構成できる
。

発明の効果 本発明は、あるパターンで周期的に繰り返し入力され、
制御対象に同一動作を周期的におこなわせるディジタル
型繰り返し制御方式において、制御対象の状態変数が不
明でも、制御対象の出力を用いて、少ない偏差で制御対
象を追従させることができる。また、制御対象の状態変
数を含まない直列補償器を構成するので、追従遅れの少
ない制御系の設計が容易となる。

【図面の簡単な説明】

第１図は本発明の一実施例における直列補償器の構成図
、第２図は本実施例の直列補償器を得る過程における制
御則のブロック図、第３図は制御対象にｎ個の遅れ要素
を接続したブロック図、第４図は従来の直列補償器を組
み込んだ制御系の一例を示すブロック図である。 １・・・制御対象、Ｚ−１・・・遅れ要素、ｈｏ　−ｈ
ｎ　＋　　ｍｌ　〜ｍ、　・・・ゲイン。

Claims (1)

【特許請求の範囲】
1. 目標指令値と制御対象の出力の差分である偏差を利用し
   て周期的な目標指令値に少ない偏差で制御対象を追従さ
   せるディジタル制御系において、周期的な目標指令値の
   入力周期Ｔを上記偏差のサンプリング時間τで除して得
   られる整数Ｌ以上のｎ個の時間遅れ系を、あるゲインを
   介して上記偏差に縦続に接続し、各サンプリング時にお
   ける上記偏差に０を含む係数をかけて全ての時間遅れ入
   力に加算すると共に、各サンプリング時における上記縦
   続に接続されたｎ個の時間遅れ系の最後の出力に当該サ
   ンプリング時の偏差を加算した値を制御対象の入力とし
   て与え、各サンプリング時における当該制御対象への入
   力に０を含む係数をかけて全ての時間遅れ入力に加算す
   ることを特徴とするディジタル型繰り返し制御方式。