JPH0429409A - Clock signal generation circuit - Google Patents
Clock signal generation circuitInfo
- Publication number
- JPH0429409A JPH0429409A JP2134563A JP13456390A JPH0429409A JP H0429409 A JPH0429409 A JP H0429409A JP 2134563 A JP2134563 A JP 2134563A JP 13456390 A JP13456390 A JP 13456390A JP H0429409 A JPH0429409 A JP H0429409A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- circuit
- clock
- generation circuit
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims description 3
- 230000010355 oscillation Effects 0.000 abstract description 10
- 238000005070 sampling Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
Description
【発明の詳細な説明】 (イ)産業上の利用分野 本発明は、クロック信号作成回路に関する。[Detailed description of the invention] (b) Industrial application field The present invention relates to a clock signal generation circuit.
(ロ)従来の技術
放送技術双書5 rVTR技術」のpp、121−12
2にはサンプリングクロック(fsとする)より高い周
波数の原発振クロック(サンプリングクロックのN倍と
する)を用意し、水平同期信号等でN分周回路をリセッ
トすることにより、1/(fs−N)秒の範囲で水平同
期信号と一定位相となるサンプリングクロックを得る方
法が示されている。(b) Conventional technology Broadcasting technology book 5 rVTR technology, pp. 121-12
2, prepare an original oscillation clock (denoted as N times the sampling clock) with a higher frequency than the sampling clock (denoted as fs), and reset the N frequency divider circuit with a horizontal synchronization signal etc. to obtain 1/(fs- A method for obtaining a sampling clock having a constant phase with a horizontal synchronization signal within a range of N) seconds is shown.
(ハ)発明が解決しようとする課題
フィードバック系のみのPLLでは急激な位相変化に追
従できない。従来技術の後半に記した分周方式で、高い
精度を得ようとすると、高い周波数で動作する発振器と
分周回路が必要となり限度がある。(c) Problems to be Solved by the Invention A PLL with only a feedback system cannot follow sudden phase changes. If high accuracy is to be obtained using the frequency division method described in the latter half of the prior art, it requires an oscillator and a frequency division circuit that operate at a high frequency, which has a limit.
(ニ)課題を解決するための手段
本発明では、少しずつ位相の異なる複数のクロック信号
を作成し、基準となる信号に対して最適な位相を備えた
タロツク信号を選択する手段を備えた構成となっている
。(d) Means for Solving the Problems The present invention has a configuration that includes means for creating a plurality of clock signals with slightly different phases and selecting a tarokk signal having an optimal phase with respect to a reference signal. It becomes.
(ホ)作 用
すなわち、位相の異なる複数のクロック信号から最適な
位相のものを選択することから、クロック作成のために
必要な発振器、分周器等の高速動作対応のものを用いる
必要がなくなる。(e) Effect: Since the optimal phase is selected from multiple clock signals with different phases, there is no need to use high-speed operation devices such as oscillators and frequency dividers required for clock generation. .
(へ)実施例 以下、図面に従い、本発明の詳細な説明する。(f) Example Hereinafter, the present invention will be described in detail with reference to the drawings.
第1図は全体の概略を示すブロック図、第2図は多相ク
ロック発生回路のブロック図、第3図は選択回路のブロ
ック図、第4図は動作説明のための波形図、第5図、第
6図は他の実施例を示す回路ブロック図である。Fig. 1 is a block diagram showing the overall outline, Fig. 2 is a block diagram of the multiphase clock generation circuit, Fig. 3 is a block diagram of the selection circuit, Fig. 4 is a waveform diagram for explaining the operation, Fig. 5 , FIG. 6 is a circuit block diagram showing another embodiment.
1は入力される映像信号より水平同期信号を分離する回
路である。2は原発振回路で、3は多相タロツク発生回
路である。原発振回路2の周波数はサンプリング周波数
をfsとすると一般にN・fs(Nは整数)で、Nは3
の多相タロツク発生回路の方式によって決められる。4
はタロツク選択回路である。3多相タロツク発生回路3
によって得られたM個のクロックのうち、最適なものを
選択して出力する。1 is a circuit that separates a horizontal synchronizing signal from an input video signal. 2 is an original oscillation circuit, and 3 is a multiphase tarlock generation circuit. The frequency of the original oscillator circuit 2 is generally N fs (N is an integer), where fs is the sampling frequency, and N is 3.
It is determined by the method of the multiphase tallock generation circuit. 4
is a tarok selection circuit. 3 Multiphase tallock generation circuit 3
The optimal one is selected and output from among the M clocks obtained.
多数クロック発生回路3としては、例えば第2図の様に
複数(M個)の遅延回路5−1〜5−Mを従属に接続す
る構成が考えられる。この場合発振回路2の周波数は、
N=1つまりサンプリング周波数と等しくてよい。遅延
回路5−1〜5−Mの遅延時間をdとすると発振回路2
の周波数はd*M≧1 / f sを満足することが望
ましい。二の場合精度は遅延時間dとなる。As the multiple clock generation circuit 3, for example, as shown in FIG. 2, a configuration in which a plurality (M) of delay circuits 5-1 to 5-M are connected in a subordinate manner can be considered. In this case, the frequency of the oscillation circuit 2 is
N=1, that is, it may be equal to the sampling frequency. If the delay time of delay circuits 5-1 to 5-M is d, oscillation circuit 2
It is desirable that the frequency satisfies d*M≧1/fs. In the second case, the accuracy is the delay time d.
選択回路3はこのM個のクロック信号と基準となる水平
同期信号との位相比較を行ない、最適なものを選択する
。構成としては、例えば第3図のものが考えられる。第
3図の構成ではM個のタロツク信号をデータ入力とし、
水平同期信号をクロック信号とするM個のラッチ回路6
−1〜6−M(D型フリップ・フロップ)とその出力に
基づき選択動作を行なう論理回路7を備えている。The selection circuit 3 compares the phases of these M clock signals and a reference horizontal synchronization signal, and selects the optimum one. For example, the configuration shown in FIG. 3 can be considered. In the configuration shown in Fig. 3, M tarok signals are used as data input,
M latch circuits 6 using horizontal synchronization signals as clock signals
-1 to 6-M (D-type flip-flops) and a logic circuit 7 that performs a selection operation based on their outputs.
M個のタロツク信号をφ1、φ2、φ、・・・φ9とし
、そのクロック信号を水平同期信号の立上りエツジでラ
ッチした値をそれぞれQl、Q2、Q。Let M tarock signals be φ1, φ2, φ, .
・・・QMとする。この時φ1を選択する条件は、Q1
*Q、=1 (*は論理積、1は真を表わす)、φ。...Let it be QM. The condition for selecting φ1 at this time is Q1
*Q, = 1 (* represents logical product, 1 represents true), φ.
を選択する条件は(Q 1’s Q * ) ” (Q
t * Q r ) =1である。一般にφ、(1≦
に6M)を選択する条件は次の様になる。The condition for selecting (Q 1's Q * ) ” (Q
t*Q r )=1. In general, φ, (1≦
The conditions for selecting 6M) are as follows.
al
最終的に選択されるクロックをφとすると、φの一般式
はπを論理積、Σを論理和の記号として使って、次の様
になる。al Letting the finally selected clock be φ, the general formula for φ is as follows, using π as the symbol for logical product and Σ as the symbol for logical sum.
(=1
上記(1)の条件式の意味は次の様になる。隣接するク
ロック信号に関するラッチ出力の一方だけを否定した論
理積がI (真)であるならば、水平同期信号のエツジ
のタイミングは、この2つのクロック信号の間にあるは
ずである。この時、クロック信号と水平同期信号との位
相差は遅延時間d以内となる。(=1) The meaning of the conditional expression (1) above is as follows. If the logical product of negating only one of the latch outputs regarding adjacent clock signals is I (true), then the edge of the horizontal synchronizing signal The timing should be between these two clock signals.At this time, the phase difference between the clock signal and the horizontal synchronization signal is within the delay time d.
ところが、(Qb*Qh+1)=1の条件だけだと、d
*M>1/fの場合、条件の成立する位相が2つ以上存
在する場合がある。そこで、φ、からφ8、φ3、・・
・φ、の順に優先順位を付与するたこの様にすることに
より、位相遅れが1 / f sを越えたところからφ
1までのクロック信号は選択されなくなる。装置として
は、広い周波数範囲、特に、低周波のサンプリングクロ
ックにでも適応できるよう、d*Mの値大きくしておく
ほうが好ましい。However, if only the condition (Qb*Qh+1)=1, d
*If M>1/f, there may be two or more phases for which the condition is satisfied. So, from φ, φ8, φ3,...
・By assigning priorities in the order of φ, φ
Clock signals up to 1 are no longer selected. As for the device, it is preferable to increase the value of d*M so that it can be applied to a wide frequency range, especially to a low frequency sampling clock.
第5図は他の実施例のクロック発生回路を示している。FIG. 5 shows a clock generation circuit according to another embodiment.
ここでは発振回路10(2fsの周波数を有する)から
作動アンプ11に2fs発振信号を供給し、180度位
相の異なる信号を作成し。Here, a 2fs oscillation signal is supplied from the oscillation circuit 10 (having a frequency of 2fs) to the operational amplifier 11 to create signals having a phase difference of 180 degrees.
さらにこの信号に基づいて、ラッチ回路12.13.1
4により、90度ずつ位相の異なる4相りロック信号φ
1、φ8、φ3、φ4を作成している。Furthermore, based on this signal, the latch circuit 12.13.1
4, a four-phase lock signal φ with a phase difference of 90 degrees is generated.
1, φ8, φ3, and φ4 are created.
この場合、d = 1 / 4 f s、 M= 4で
あるからcl*M=1/f S%QkIQ、+1=1の
条件が成立するクロック信号は1個だけなので、選択回
路の構成は簡単になる。In this case, since d = 1/4 f s and M = 4, there is only one clock signal that satisfies the condition cl*M = 1/f S%QkIQ, +1 = 1, so the configuration of the selection circuit is simple. become.
第6図に第5図に対応した選択回路のブロック図を示す
。ここでは夫々のクロック信号φ、〜φ、を水平同期信
号の立上りでラッチ回路21〜24ラツチし、このラッ
チの出力(Q及びQ)からQk*Qk+1の論理積をN
ANDゲート25〜28で求める。不要なグリッチを発
生させないために各NANDゲートの出力を対応するφ
、でラッチしたあと(ラッチ29〜32)、NANDゲ
ート (33〜36)でφ2を選択する。そしてNAN
Dゲート37から最終的なりロック出力が得られる。FIG. 6 shows a block diagram of a selection circuit corresponding to FIG. 5. Here, each clock signal φ, ~φ is latched in the latch circuits 21 to 24 at the rising edge of the horizontal synchronization signal, and the logical product of Qk*Qk+1 is calculated from the output of this latch (Q and Q).
It is determined by AND gates 25-28. In order to avoid unnecessary glitches, the output of each NAND gate is
After latching with , (latches 29-32), φ2 is selected with NAND gates (33-36). And NAN
A final lock output is obtained from the D gate 37.
第2の構成の場合、1 / 4 f sの精度で制御す
るときに、2fsの発振周波数でよく、高速の回路を必
要としない。In the case of the second configuration, when controlling with an accuracy of 1/4 fs, an oscillation frequency of 2 fs is sufficient, and a high-speed circuit is not required.
以上の構成に加えて、発振回路を基準信号(水平同期信
号)とPLLを利用して同期させる様にしてもよい。In addition to the above configuration, the oscillation circuit may be synchronized using a reference signal (horizontal synchronization signal) and a PLL.
(ト)発明の効果
以上述べた様に、本発明によれば基準信号に同期したク
ロック信号を高速動作の必要なしに、精度よく制御でき
るので効果がある。(G) Effects of the Invention As described above, the present invention is effective because it can accurately control a clock signal synchronized with a reference signal without requiring high-speed operation.
第1図は実施例の概略を示すブロック図、第2図は多相
クロンク作成回路のブロック図、第3図は選択回路のブ
ロック図、第4図は波形図、第5図、第6図は第2実施
例を示すブロック図である。
3・・・多相クロック作成回路、4・・・選択回路。Fig. 1 is a block diagram showing the outline of the embodiment, Fig. 2 is a block diagram of a multiphase Cronk generation circuit, Fig. 3 is a block diagram of a selection circuit, Fig. 4 is a waveform diagram, Figs. 5 and 6. FIG. 2 is a block diagram showing a second embodiment. 3... Multiphase clock generation circuit, 4... Selection circuit.
Claims (1)
と、基準となる信号に応じて前記複数のクロック信号か
ら1つを選択する選択手段よりなるクロック信号作成回
路。(1) A clock signal generation circuit comprising means for generating a plurality of clock signals having different phases, and selection means for selecting one of the plurality of clock signals according to a reference signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2134563A JPH0429409A (en) | 1990-05-23 | 1990-05-23 | Clock signal generation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2134563A JPH0429409A (en) | 1990-05-23 | 1990-05-23 | Clock signal generation circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0429409A true JPH0429409A (en) | 1992-01-31 |
Family
ID=15131260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2134563A Pending JPH0429409A (en) | 1990-05-23 | 1990-05-23 | Clock signal generation circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0429409A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6844765B2 (en) * | 2002-07-19 | 2005-01-18 | Nec Corporation | Multi-phase clock generation circuit |
US7116746B2 (en) | 2002-04-03 | 2006-10-03 | Renesas Technology Corp. | Synchronous clock phase control circuit |
-
1990
- 1990-05-23 JP JP2134563A patent/JPH0429409A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7116746B2 (en) | 2002-04-03 | 2006-10-03 | Renesas Technology Corp. | Synchronous clock phase control circuit |
US6844765B2 (en) * | 2002-07-19 | 2005-01-18 | Nec Corporation | Multi-phase clock generation circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5596610A (en) | Delay stage circuitry for a ring oscillator | |
JP2994272B2 (en) | Multi-phase clock generation circuit | |
US5018169A (en) | High resolution sample clock generator with deglitcher | |
US5365119A (en) | Circuit arrangement | |
US5268656A (en) | Programmable clock skew adjustment circuit | |
US5230013A (en) | PLL-based precision phase shifting at CMOS levels | |
KR100195855B1 (en) | Clock synchronization scheme for fractional multiplication systems | |
US5777498A (en) | Data compensation/resynchronization circuit for phase lock loops | |
US4797575A (en) | Flip-flop with identical propagation delay in clock pass through mode and in normal operation | |
US7157953B1 (en) | Circuit for and method of employing a clock signal | |
JP2001053593A (en) | Variable phase shift lock generator | |
JP2004537188A (en) | System and method for generating a polyphase clock | |
US6798266B1 (en) | Universal clock generator using delay lock loop | |
US6271702B1 (en) | Clock circuit for generating a delay | |
KR100273238B1 (en) | Time delay compensation circuit in clock buffer | |
JPH0429409A (en) | Clock signal generation circuit | |
JP3240713B2 (en) | Polyphase clock generation circuit | |
JP2003188719A (en) | Frequency divider circuit | |
JPH01268309A (en) | Two-phase clock generator | |
JP2533371Y2 (en) | Multi-phase clock generation circuit | |
JPS63136741A (en) | Phase synchronizing clock switching type phase locked loop oscillating circuit | |
JPH07120941B2 (en) | Digital PLL circuit | |
JPH06334491A (en) | Clock generating circuit | |
US20040057548A1 (en) | Quasi-synchronous multi-stage event synchronization apparatus | |
JP2592522B2 (en) | PN code phase modulation circuit |