JPH04260948A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH04260948A JPH04260948A JP442091A JP442091A JPH04260948A JP H04260948 A JPH04260948 A JP H04260948A JP 442091 A JP442091 A JP 442091A JP 442091 A JP442091 A JP 442091A JP H04260948 A JPH04260948 A JP H04260948A
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- 230000007850 degeneration Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000010365 information processing Effects 0.000 description 8
- 238000013473 artificial intelligence Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はメモリシステムに関し、
更に詳しくは所謂ページング方式におけるフィジカルペ
ージの動的な割り付けを行うメモリシステムに関する。
更に詳しくは所謂ページング方式におけるフィジカルペ
ージの動的な割り付けを行うメモリシステムに関する。
【０００２】コンピュータの応用は定型的な情報処理か
ら人工知能と呼ばれる問題解決型の情報処理に拡大して
おり、この人工知能向き言語処理に適したコンピュータ
としてＰｒｏｌｏｇ処理装置やＬＩＳＰ処理装置がある
。これらの装置の中には小規模のフィジカルメモリで大
規模のプログラムを実行するためにページング方式を採
用するものがあるが、かかるフィジカルページの動的な
割り付けが行われる際には、情報システムの稼働に影響
を与えないことが要望される。
ら人工知能と呼ばれる問題解決型の情報処理に拡大して
おり、この人工知能向き言語処理に適したコンピュータ
としてＰｒｏｌｏｇ処理装置やＬＩＳＰ処理装置がある
。これらの装置の中には小規模のフィジカルメモリで大
規模のプログラムを実行するためにページング方式を採
用するものがあるが、かかるフィジカルページの動的な
割り付けが行われる際には、情報システムの稼働に影響
を与えないことが要望される。
【０００３】
【従来の技術】図４は従来のメモリシステムにおけるペ
ージンング処理を説明する概念図で、図において、（１
）はプログラムで規定するロジカルアドレスを保持する
ロジカルアドレスレジスタ、（１ａ）はその最上位のロ
ジカルベースアドレス（ＬＢＡ）、（１ｂ）は続くロジ
カルページアドレス（ＬＰＡ）、（１ｃ）は最下位のロ
ジカルアドレス（ＬＡ）、（２）はロジカルベースアド
レス（ＬＢＡ）を後述のページマップメモリ（３）の中
の各ベースアドレス（Ｂｎ）に変換するためのページマ
ップベースメモリ、（５）はベースアドレス（Ｂｎ）と
ロジカルページアドレス（ＬＰＡ）とを加算してオフセ
ットロジカルページアドレス（ＯＬＰＡ）を出力する加
算器、（３）はオフセットロジカルページアドレス（Ｏ
ＬＰＡ）を後述のフィジカルページアドレス（ＰＰＡ）
に変換するためのページマップメモリ、（３ａ）はその
変換可否を制御するための制御ビット、（３ｂ）は変換
先のフィジカルページアドレス（ＰＰＡ）、（４）はフ
ィジカルメモリ（図示せず）をアクセスするためのフィ
ジカルアドレスレジスタ、（４ａ）はその上位のフィジ
カルページアドレス（ＰＰＡ）、（４ｂ）は下位のフィ
ジカルアドレス（ＰＡ）である。
ージンング処理を説明する概念図で、図において、（１
）はプログラムで規定するロジカルアドレスを保持する
ロジカルアドレスレジスタ、（１ａ）はその最上位のロ
ジカルベースアドレス（ＬＢＡ）、（１ｂ）は続くロジ
カルページアドレス（ＬＰＡ）、（１ｃ）は最下位のロ
ジカルアドレス（ＬＡ）、（２）はロジカルベースアド
レス（ＬＢＡ）を後述のページマップメモリ（３）の中
の各ベースアドレス（Ｂｎ）に変換するためのページマ
ップベースメモリ、（５）はベースアドレス（Ｂｎ）と
ロジカルページアドレス（ＬＰＡ）とを加算してオフセ
ットロジカルページアドレス（ＯＬＰＡ）を出力する加
算器、（３）はオフセットロジカルページアドレス（Ｏ
ＬＰＡ）を後述のフィジカルページアドレス（ＰＰＡ）
に変換するためのページマップメモリ、（３ａ）はその
変換可否を制御するための制御ビット、（３ｂ）は変換
先のフィジカルページアドレス（ＰＰＡ）、（４）はフ
ィジカルメモリ（図示せず）をアクセスするためのフィ
ジカルアドレスレジスタ、（４ａ）はその上位のフィジ
カルページアドレス（ＰＰＡ）、（４ｂ）は下位のフィ
ジカルアドレス（ＰＡ）である。
【０００４】ロジカルベースアドレス（ＬＢＡ）をペー
ジマップベースメモリ（２）に加えて、そこからページ
マップメモリ（３）のベースアドレス（例えばＢ２）を
読み出す。さらに、このベースアドレス（Ｂ２）とロジ
カルページアドレス（ＬＰＡ）との和のオフセットロジ
カルページアドレス（ＯＬＰＡ）を求めて、これをペー
ジマップメモリ（３）に加え、そこから対応するフィジ
カルページアドレス（ＰＰＡ）を読み出す。そして、こ
れをフィジカルアドレスレジスタ（４）のフィジカルペ
ージアドレス（４ａ）に格納し、かつロジカルアドレス
（ＬＡ）をそのままフィジカルアドレス（４ｂ）に格納
した後、フィジカルメモリをアクセスする。
ジマップベースメモリ（２）に加えて、そこからページ
マップメモリ（３）のベースアドレス（例えばＢ２）を
読み出す。さらに、このベースアドレス（Ｂ２）とロジ
カルページアドレス（ＬＰＡ）との和のオフセットロジ
カルページアドレス（ＯＬＰＡ）を求めて、これをペー
ジマップメモリ（３）に加え、そこから対応するフィジ
カルページアドレス（ＰＰＡ）を読み出す。そして、こ
れをフィジカルアドレスレジスタ（４）のフィジカルペ
ージアドレス（４ａ）に格納し、かつロジカルアドレス
（ＬＡ）をそのままフィジカルアドレス（４ｂ）に格納
した後、フィジカルメモリをアクセスする。
【０００５】かくして、ロジカルページに対しては任意
の空きフィジカルページを割付可能であるから、フィジ
カルメモリの使用効率が極めて高い。また、予め全ての
ロジカルページに対して全てのフィジカルページを割り
付けておく必要はなく、プログラムの実行に応じて必要
なたびにフィジカルページを割り付ければ良いから、小
規模のフィジカルメモリで大規模のプログラムを実行で
きる。
の空きフィジカルページを割付可能であるから、フィジ
カルメモリの使用効率が極めて高い。また、予め全ての
ロジカルページに対して全てのフィジカルページを割り
付けておく必要はなく、プログラムの実行に応じて必要
なたびにフィジカルページを割り付ければ良いから、小
規模のフィジカルメモリで大規模のプログラムを実行で
きる。
【０００６】図５は従来のメモリシステムにおけるフィ
ジカルページの動的割付処理を説明する概念図で、図４
と同一符号は同一又は相当部分を示し、（６）はフィジ
カルページの割付状況を管理するための割付管理スタッ
ク、（７）はそのスタックポインタ（ＳＰ）、（８）は
フィジカルページの割付制御部である。
ジカルページの動的割付処理を説明する概念図で、図４
と同一符号は同一又は相当部分を示し、（６）はフィジ
カルページの割付状況を管理するための割付管理スタッ
ク、（７）はそのスタックポインタ（ＳＰ）、（８）は
フィジカルページの割付制御部である。
【０００７】今、ページマップベースメモリ（２）が各
ベースアドレス（Ｂ２）〜（Ｂ４）を差す場合に、ベー
スアドレス（Ｂ２）のブロックにはフィジカルページ［
１］，［４］が、またベースアドレス（Ｂ３）のブロッ
クにはフィジカルページ［２］，［３］，［５］，［６
］が、そしてベースアドレス（Ｂ４）のブロックにはフ
ィジカルページ［０］が、おのおの既に割り付けられて
いるとする。そして、スタックポインタ（７）は割付管
理スタック（６）のアドレス［５］を差しており、これ
はアドレス［５］〜［１１］の７ページ分が使用中であ
り、かつアドレス［０］〜［４］の５ページ分は空きで
あることを示している。
ベースアドレス（Ｂ２）〜（Ｂ４）を差す場合に、ベー
スアドレス（Ｂ２）のブロックにはフィジカルページ［
１］，［４］が、またベースアドレス（Ｂ３）のブロッ
クにはフィジカルページ［２］，［３］，［５］，［６
］が、そしてベースアドレス（Ｂ４）のブロックにはフ
ィジカルページ［０］が、おのおの既に割り付けられて
いるとする。そして、スタックポインタ（７）は割付管
理スタック（６）のアドレス［５］を差しており、これ
はアドレス［５］〜［１１］の７ページ分が使用中であ
り、かつアドレス［０］〜［４］の５ページ分は空きで
あることを示している。
【０００８】プログラムの実行が進み、ある時点で、オ
フセットロジカルページアドレス（ＯＬＰＡ）がページ
マップメモリ（３）のアドレス（［Ｂ２］＋［３］）を
アクセスしたとすると、ここにはフィジカルページが未
だ割り付けられていないので、該アクセスと同時に制御
ビット（３ａ）の［１］が読み出され、これがメモリ要
求信号Ｓ１となって割付制御部（８）に入力する。これ
により、割付制御部（８）は制御信号Ｐ１を出力してス
タックポインタ（７）の差すアドレスを−１すると共に
、割付管理スタック（６）にスタックされているフィジ
カルページアドレス［７］をページマップメモリ（３）
のアドレス（［Ｂ２］＋［３］）に割り付ける。
フセットロジカルページアドレス（ＯＬＰＡ）がページ
マップメモリ（３）のアドレス（［Ｂ２］＋［３］）を
アクセスしたとすると、ここにはフィジカルページが未
だ割り付けられていないので、該アクセスと同時に制御
ビット（３ａ）の［１］が読み出され、これがメモリ要
求信号Ｓ１となって割付制御部（８）に入力する。これ
により、割付制御部（８）は制御信号Ｐ１を出力してス
タックポインタ（７）の差すアドレスを−１すると共に
、割付管理スタック（６）にスタックされているフィジ
カルページアドレス［７］をページマップメモリ（３）
のアドレス（［Ｂ２］＋［３］）に割り付ける。
【０００９】更にプログラムの実行が進み、これに伴っ
て上記のフィジカルページの割り付けも進むが、やがて
割付管理スタック（６）の最後の空きページまで割り付
けてしまうと、割付制御部（８）は次のメモリ要求に対
して割り付けるフィジカルページが無いので、所謂ガー
ベッジコレクションを起動する。このガーベッジコレク
ションは、既に割り付け済みのフィジカルページのうち
、今は使用されていないか、あるいは使用頻度の少ない
ページを捜し出して、その内容を例えば２次記憶装置（
図示せず）に退避させることにより不要ページを回収し
、これを空きページとして割付管理スタック（６）に返
す処理である。即ち、制御信号Ｐ２により不要となった
ページの制御ビット（３ａ）の内容を［１］とし、制御
信号Ｐ３により割付管理スタック（６）中の不要となっ
たフィジカルページアドレスの部分を詰めると共に、ス
タックポインタ（７）が差すアドレスを増し、該スタッ
クポインタ（７）が差すアドレスよりも若い方のアドレ
スに空きとなったフィジカルページアドレスを書き込む
ものである。
て上記のフィジカルページの割り付けも進むが、やがて
割付管理スタック（６）の最後の空きページまで割り付
けてしまうと、割付制御部（８）は次のメモリ要求に対
して割り付けるフィジカルページが無いので、所謂ガー
ベッジコレクションを起動する。このガーベッジコレク
ションは、既に割り付け済みのフィジカルページのうち
、今は使用されていないか、あるいは使用頻度の少ない
ページを捜し出して、その内容を例えば２次記憶装置（
図示せず）に退避させることにより不要ページを回収し
、これを空きページとして割付管理スタック（６）に返
す処理である。即ち、制御信号Ｐ２により不要となった
ページの制御ビット（３ａ）の内容を［１］とし、制御
信号Ｐ３により割付管理スタック（６）中の不要となっ
たフィジカルページアドレスの部分を詰めると共に、ス
タックポインタ（７）が差すアドレスを増し、該スタッ
クポインタ（７）が差すアドレスよりも若い方のアドレ
スに空きとなったフィジカルページアドレスを書き込む
ものである。
【００１０】かくして、上記のようなガーベッジコレク
ションが起動されると、割付管理スタック（６）のリロ
ケーションが済むまでは、通常のプログラムの実行は中
断されてしまう。
ションが起動されると、割付管理スタック（６）のリロ
ケーションが済むまでは、通常のプログラムの実行は中
断されてしまう。
【００１１】
【発明が解決しようとする課題】解決しようとする問題
点は、従来のメモリシステムではフィジカルページの動
的な割り付けが以上のように行われ、あるメモリの要求
時点で突然にガーベッジコレクションが起動されてしま
うので、例えば工場のプラント制御装置のように、制御
の連続性が不可決の情報処理システムにおいては、処理
中断による著しい不都合を生じる等の点にある。
点は、従来のメモリシステムではフィジカルページの動
的な割り付けが以上のように行われ、あるメモリの要求
時点で突然にガーベッジコレクションが起動されてしま
うので、例えば工場のプラント制御装置のように、制御
の連続性が不可決の情報処理システムにおいては、処理
中断による著しい不都合を生じる等の点にある。
【００１２】本発明はかかる課題を解決するためになさ
れたもので、ガーベッジコレクションによる情報処理シ
ステムの突然の停止を生じさせないメモリシステムを得
ることを目的としている。
れたもので、ガーベッジコレクションによる情報処理シ
ステムの突然の停止を生じさせないメモリシステムを得
ることを目的としている。
【００１３】
【課題を解決するための手段】本発明にかかるメモリシ
ステムは、フィジカルページの動的な割り付けを行うメ
モリシステムにおいて、所定時間間隔を計測するタイマ
と、該所定時間間隔に割り付けられるフィジカルページ
数を時系列に求めると共に過去に遡る所定期間の内の最
大値を保持する保持手段と、該保持手段の保持する最大
値と現時点の空きページ数とに基づいてフィジカルペー
ジの払底の予測を行う予測手段とを設けたことを最も主
要な特徴とする。
ステムは、フィジカルページの動的な割り付けを行うメ
モリシステムにおいて、所定時間間隔を計測するタイマ
と、該所定時間間隔に割り付けられるフィジカルページ
数を時系列に求めると共に過去に遡る所定期間の内の最
大値を保持する保持手段と、該保持手段の保持する最大
値と現時点の空きページ数とに基づいてフィジカルペー
ジの払底の予測を行う予測手段とを設けたことを最も主
要な特徴とする。
【００１４】従って、所定時間間隔におけるフィジカル
ページの割付量（割付速度あるいは消費速度に相当）を
時系列に求め、かつ過去に遡る所定期間の内の最大値を
保持すると共に、該割付量の最大値と現時点の空きペー
ジ数とに基づいてフィジカルページの払底の予測を行い
、もし払底の状態が予測された場合には、例えば連続運
転が不可決の情報処理システムに対しては待期系への事
前の切替指令の発行等を可能にし、あるいは当該システ
ムの一時的な縮退運転等を実現した。
ページの割付量（割付速度あるいは消費速度に相当）を
時系列に求め、かつ過去に遡る所定期間の内の最大値を
保持すると共に、該割付量の最大値と現時点の空きペー
ジ数とに基づいてフィジカルページの払底の予測を行い
、もし払底の状態が予測された場合には、例えば連続運
転が不可決の情報処理システムに対しては待期系への事
前の切替指令の発行等を可能にし、あるいは当該システ
ムの一時的な縮退運転等を実現した。
【００１５】
【実施例】図１は本発明の１実施例のメモリシステムの
ブロック図であって、図において図４，図５と同一符号
は同一又は相当部分を示し、（１００）は所定時間間隔
を計測するタイマ、（２００）はＣＰＵで、例えば図２
のタイマ割込処理に従つて、前記所定時間間隔に割り付
けられるフィジカルページ数を時系列に求めると共に過
去に遡る所定期間の内の最大値を求め、該最大値と現時
点の空きページ数とに基づいてフィジカルページの払底
の予測を行う。（３００）は後述のフィジカルメモリ（
５００）のバックアップを行う２次記憶装置、（４００
）はＣＰＵ（２００）とフィジカルメモリ（５００）と
をインタフェースするメモリ制御装置、（５００）はフ
ィジカルメモリ、（６００）はＣＰＵ（２００）のバス
である。なお、図中の（Ｄ）はデータバス、（Ａ）はア
ドレスバスを示す。
ブロック図であって、図において図４，図５と同一符号
は同一又は相当部分を示し、（１００）は所定時間間隔
を計測するタイマ、（２００）はＣＰＵで、例えば図２
のタイマ割込処理に従つて、前記所定時間間隔に割り付
けられるフィジカルページ数を時系列に求めると共に過
去に遡る所定期間の内の最大値を求め、該最大値と現時
点の空きページ数とに基づいてフィジカルページの払底
の予測を行う。（３００）は後述のフィジカルメモリ（
５００）のバックアップを行う２次記憶装置、（４００
）はＣＰＵ（２００）とフィジカルメモリ（５００）と
をインタフェースするメモリ制御装置、（５００）はフ
ィジカルメモリ、（６００）はＣＰＵ（２００）のバス
である。なお、図中の（Ｄ）はデータバス、（Ａ）はア
ドレスバスを示す。
【００１６】図２は実施例におけるタイマ割込処理のフ
ローチャートで、情報処理システムの稼働中にタイマ（
１００）が所定時間を計測するとこの処理に割込入力す
る。ステップＳ１ではレジスタ（ＳＰｎ ）の内容をレ
ジスタ（ＳＰｎ−１ ）にシフトし、ステツプＳ２では
レジスタ（ＳＰｎ）にスタックポインタ（７）の差すア
ドレスを読み込む。ステツプＳ３ではレジスタ（Ｖｎ
）に演算［（ＳＰｎ−１ ）−（ＳＰｎ ）］の結果を
ストアし、これによりレジスタ（Ｖｎ ）は今回の所定
時間内に割り付けられたフィジカルページ数（割付速度
あるいは消費速度に相当）を保持することになる。ステ
ツプＳ４ではレジスタ（Ｖｎ ）のフィジカルページ数
を後述のＶメモリにＦＩＦＯモードでシフトインし、ス
テツプＳ５ではＶメモリ中の最大のフィジカルページ数
を検出してレジスタ（ＭＡＸ）に書き込む。ステツプＳ
６では、レジスタ（ＭＡＸ）にある最大のフィジカルペ
ージ数とレジスタ（ＳＰｎ ）にあるスタックポインタ
（７）の差すアドレス（現時点の空きページ数に相当）
とを比較することにより、判別［（ＭＡＸ）＞（ＳＰｎ
）］を行う。［（ＭＡＸ）＞（ＳＰｎ ）］の時は、
過去の所定時間内に割り付けられた最大のフィジカルペ
ージ数が現時点の空きページ数を越えるので、ステツプ
Ｓ７に進みフィジカルページ払底の警告フラグＦをセッ
トする。また［（ＭＡＸ）＞（ＳＰｎ ）］でない時は
ステツプＳ７の処理をスキップし、図示しないメイン処
理に戻る。
ローチャートで、情報処理システムの稼働中にタイマ（
１００）が所定時間を計測するとこの処理に割込入力す
る。ステップＳ１ではレジスタ（ＳＰｎ ）の内容をレ
ジスタ（ＳＰｎ−１ ）にシフトし、ステツプＳ２では
レジスタ（ＳＰｎ）にスタックポインタ（７）の差すア
ドレスを読み込む。ステツプＳ３ではレジスタ（Ｖｎ
）に演算［（ＳＰｎ−１ ）−（ＳＰｎ ）］の結果を
ストアし、これによりレジスタ（Ｖｎ ）は今回の所定
時間内に割り付けられたフィジカルページ数（割付速度
あるいは消費速度に相当）を保持することになる。ステ
ツプＳ４ではレジスタ（Ｖｎ ）のフィジカルページ数
を後述のＶメモリにＦＩＦＯモードでシフトインし、ス
テツプＳ５ではＶメモリ中の最大のフィジカルページ数
を検出してレジスタ（ＭＡＸ）に書き込む。ステツプＳ
６では、レジスタ（ＭＡＸ）にある最大のフィジカルペ
ージ数とレジスタ（ＳＰｎ ）にあるスタックポインタ
（７）の差すアドレス（現時点の空きページ数に相当）
とを比較することにより、判別［（ＭＡＸ）＞（ＳＰｎ
）］を行う。［（ＭＡＸ）＞（ＳＰｎ ）］の時は、
過去の所定時間内に割り付けられた最大のフィジカルペ
ージ数が現時点の空きページ数を越えるので、ステツプ
Ｓ７に進みフィジカルページ払底の警告フラグＦをセッ
トする。また［（ＭＡＸ）＞（ＳＰｎ ）］でない時は
ステツプＳ７の処理をスキップし、図示しないメイン処
理に戻る。
【００１７】図３は図１のメモリシステムの動作を説明
する図で、図３の（Ａ）はスタックポインタ（７）の差
すアドレス（ＳＰ）の遷移を示している。例えば現時点
を（Ｔｎ ）とすると、過去のタイミング（Ｔｎ−６
）ではフィジカルページ［０］のみが割り付けられてお
り、従つてこの時点の空きページ数は［１１］であるこ
と、また続くタイミング（Ｔｎ−５ ）では更にフィジ
カルページ［１］〜［４］が割り付けられ、従つてこの
時点の空きページ数は［７］でること、以下同様にして
、タイミング（Ｔｎ ）までには更にフィジカルページ
［５］〜［８］が割り付けられ、従つて現時点の空きペ
ージ数は［３］であることを示している。
する図で、図３の（Ａ）はスタックポインタ（７）の差
すアドレス（ＳＰ）の遷移を示している。例えば現時点
を（Ｔｎ ）とすると、過去のタイミング（Ｔｎ−６
）ではフィジカルページ［０］のみが割り付けられてお
り、従つてこの時点の空きページ数は［１１］であるこ
と、また続くタイミング（Ｔｎ−５ ）では更にフィジ
カルページ［１］〜［４］が割り付けられ、従つてこの
時点の空きページ数は［７］でること、以下同様にして
、タイミング（Ｔｎ ）までには更にフィジカルページ
［５］〜［８］が割り付けられ、従つて現時点の空きペ
ージ数は［３］であることを示している。
【００１８】図３の（Ｂ）は各所定時間間隔に割り付け
られたフィジカルページ数（Ｖ）の遷移を示しており、
タイミング（Ｔｎ−６ ）〜（Ｔｎ−５ ）では４ペー
ジ、続くタイミング（Ｔｎ−５ ）〜（Ｔｎ−４ ）で
は２ページ、以下同様にして進み、タイミング（Ｔｎ−
１ ）〜（Ｔｎ ）では１ページである。そして、Ｖメ
モリは、例えばタイミング（Ｔｎ ）ではウインドウ（
Ｖｍ ）で囲まれる部分の各フィジカルページ数（Ｖ）
を記憶しており、この場合の最大値（Ｖｍａｘ ）は［
４］である。また次のタイミング（Ｔｎ＋１ ）になる
と、ＦＩＦＯモードの記憶により、新しいデータを記憶
すると共に最も古いデータは捨てられ、従つてＶメモリ
はウインドウ（Ｖｍ＋１）で囲まれる部分の各フィジカ
ルページ数（Ｖ）を記憶することとなり、この場合の最
大値（Ｖｍａｘ ）は［２］である。このように、各所
定時間間隔に割り付けられるフィジカルページ数（Ｖ）
は、一般には、システムの立ち上がりでは大きく、その
後は小さくなる傾向がある。また処理の中間ではプログ
ラムの性質に応じてダイナミックに変化する。そこで、
Ｖメモリには上記のように過去に遡る所定期間のフィジ
カルページ数（Ｖ）を記憶させ、各時点でその内の最大
値を求めることとしている。
られたフィジカルページ数（Ｖ）の遷移を示しており、
タイミング（Ｔｎ−６ ）〜（Ｔｎ−５ ）では４ペー
ジ、続くタイミング（Ｔｎ−５ ）〜（Ｔｎ−４ ）で
は２ページ、以下同様にして進み、タイミング（Ｔｎ−
１ ）〜（Ｔｎ ）では１ページである。そして、Ｖメ
モリは、例えばタイミング（Ｔｎ ）ではウインドウ（
Ｖｍ ）で囲まれる部分の各フィジカルページ数（Ｖ）
を記憶しており、この場合の最大値（Ｖｍａｘ ）は［
４］である。また次のタイミング（Ｔｎ＋１ ）になる
と、ＦＩＦＯモードの記憶により、新しいデータを記憶
すると共に最も古いデータは捨てられ、従つてＶメモリ
はウインドウ（Ｖｍ＋１）で囲まれる部分の各フィジカ
ルページ数（Ｖ）を記憶することとなり、この場合の最
大値（Ｖｍａｘ ）は［２］である。このように、各所
定時間間隔に割り付けられるフィジカルページ数（Ｖ）
は、一般には、システムの立ち上がりでは大きく、その
後は小さくなる傾向がある。また処理の中間ではプログ
ラムの性質に応じてダイナミックに変化する。そこで、
Ｖメモリには上記のように過去に遡る所定期間のフィジ
カルページ数（Ｖ）を記憶させ、各時点でその内の最大
値を求めることとしている。
【００１９】こうして、現時点（Ｔｎ ）に着目すると
、フィジカルページ数（Ｖ）の最大値（Ｖｍａｘ ）は
［４］であり、かつ空きページ数は［３］であるから、
ステツプＳ６の判別［（ＭＡＸ）＞（ＳＰｎ ）］を満
足し、ステツプＳ７ではフィジカルページの払底の警告
フラグＦがセットされる。これにより、図示しないメイ
ン処理では、例えば待期系に対して事前の切替指令の発
行を行えるので、その後にガーベッジコレクションが起
動されても情報処理システム全体の運用には影響が生じ
ない。あるいは、メイン処理でオペレータに警告を発し
、これによりオペレータが切替操作を行っても良い。さ
らに、オペレータが当該情報処理システムの一部の機能
を縮退させてガーベッジコレクションが起こらないよう
にしても良い。
、フィジカルページ数（Ｖ）の最大値（Ｖｍａｘ ）は
［４］であり、かつ空きページ数は［３］であるから、
ステツプＳ６の判別［（ＭＡＸ）＞（ＳＰｎ ）］を満
足し、ステツプＳ７ではフィジカルページの払底の警告
フラグＦがセットされる。これにより、図示しないメイ
ン処理では、例えば待期系に対して事前の切替指令の発
行を行えるので、その後にガーベッジコレクションが起
動されても情報処理システム全体の運用には影響が生じ
ない。あるいは、メイン処理でオペレータに警告を発し
、これによりオペレータが切替操作を行っても良い。さ
らに、オペレータが当該情報処理システムの一部の機能
を縮退させてガーベッジコレクションが起こらないよう
にしても良い。
【００２０】なお、現時点の空きページ数（ＳＰｎ ）
を過去の所定時間間隔に割り付けられたフィジカルペー
ジ数の最大値（Ｖｍａｘ ）で割ることにより、フィジ
カルメモリの払底までの予測時間を求めることができる
。そこで、求めた予測時間が所定値より小さい時は、フ
ィジカルページの払底の警告フラグＦをセットするよう
にしても良い。
を過去の所定時間間隔に割り付けられたフィジカルペー
ジ数の最大値（Ｖｍａｘ ）で割ることにより、フィジ
カルメモリの払底までの予測時間を求めることができる
。そこで、求めた予測時間が所定値より小さい時は、フ
ィジカルページの払底の警告フラグＦをセットするよう
にしても良い。
【００２１】
【発明の効果】以上説明したように本発明のメモリシス
テムは、所定時間間隔に割り付けられるフィジカルペー
ジ数を時系列に求めると共に過去に遡る所定期間の内の
最大値と現時点の空きページ数とに基づいてフィジカル
ページの払底の予測を行うので、ガーベッジコレクショ
ンの発生を的確に予測でき、これにより事前の防御が図
れ、信頼性の高い情報処理システムを構築できるという
利点がある。
テムは、所定時間間隔に割り付けられるフィジカルペー
ジ数を時系列に求めると共に過去に遡る所定期間の内の
最大値と現時点の空きページ数とに基づいてフィジカル
ページの払底の予測を行うので、ガーベッジコレクショ
ンの発生を的確に予測でき、これにより事前の防御が図
れ、信頼性の高い情報処理システムを構築できるという
利点がある。
【図１】図１は本発明の１実施例のメモリシステムのブ
ロック図である。
ロック図である。
【図２】図２はタイマ割込処理を示すフローチャートで
ある。
ある。
【図３】図３は図１のメモリシステムの動作を説明する
図である。
図である。
【図４】図４は従来のメモリシステムにおけるページン
ング処理を説明する概念図である。
ング処理を説明する概念図である。
【図５】図５は従来のメモリシステムにおけるフィジカ
ルページの動的割付処理を説明する概念図である。
ルページの動的割付処理を説明する概念図である。
１００ タイマ
２００ ＣＰＵ
３００ ２次記憶装置
４００ メモリ制御装置
５００ フィジカルメモリ
６００ バス
Claims (1)
- 【請求項１】 フィジカルページの動的な割り付けを
行うメモリシステムにおいて、所定時間間隔を計測する
タイマ、該所定時間間隔に割り付けられるフィジカルペ
ージ数を時系列に求めると共に過去に遡る所定期間の内
の最大値を保持する保持手段、該保持手段の保持する最
大値と現時点の空きページ数とに基づいてフィジカルペ
ージの払底の予測を行う予測手段を備えたことを特徴と
するメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP442091A JPH04260948A (ja) | 1991-01-18 | 1991-01-18 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP442091A JPH04260948A (ja) | 1991-01-18 | 1991-01-18 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04260948A true JPH04260948A (ja) | 1992-09-16 |
Family
ID=11583784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP442091A Pending JPH04260948A (ja) | 1991-01-18 | 1991-01-18 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04260948A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014513342A (ja) * | 2011-03-29 | 2014-05-29 | マイクロソフト コーポレーション | メモリー管理のための同時マーク及び同時スイープによる保守的ガベージコレクション |
-
1991
- 1991-01-18 JP JP442091A patent/JPH04260948A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014513342A (ja) * | 2011-03-29 | 2014-05-29 | マイクロソフト コーポレーション | メモリー管理のための同時マーク及び同時スイープによる保守的ガベージコレクション |
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