JPH0425757B2 - - Google Patents

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JPH0425757B2
JPH0425757B2 JP58219015A JP21901583A JPH0425757B2 JP H0425757 B2 JPH0425757 B2 JP H0425757B2 JP 58219015 A JP58219015 A JP 58219015A JP 21901583 A JP21901583 A JP 21901583A JP H0425757 B2 JPH0425757 B2 JP H0425757B2
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Nippon Electric Co Ltd
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【発明の詳細な説明】 本発明は電荷転送装置の信号電荷検出回路に関
し、特に2列の電荷転送装置の出力信号を合成す
る信号電荷検出回路に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a signal charge detection circuit for a charge transfer device, and more particularly to a signal charge detection circuit for combining output signals of two columns of charge transfer devices.

従来、電荷転送装置を撮像に用いる場合、レジ
スタの密度の関係から電荷転送装置を2系列にし
て用いてきた。それ故、信号電荷検出回路は2系
列の電荷転送装置の出力信号を合成して一つの撮
像信号を得ている。
Conventionally, when charge transfer devices are used for imaging, two series of charge transfer devices have been used due to the density of registers. Therefore, the signal charge detection circuit synthesizes the output signals of the two series of charge transfer devices to obtain one imaging signal.

第1図は従来の電荷転送装置の信号電荷検出回
路の一例の回路図である。
FIG. 1 is a circuit diagram of an example of a signal charge detection circuit of a conventional charge transfer device.

第1図において、A,Bは2系列の電荷転送装
置のレジスタであり、2,12が出力部拡散層で
ある。出力部拡散層2,12にリセツト・トラン
ジスタ1,11が接続する。次段のトランジスタ
3,4,13,14及びその次の段のトランジス
タ5,6,15,16はそれぞれソースフオロワ
ーのバツフア回路である。トランジスタ9,10
及び容量Chはサンプルホールド回路を構成し、
トランジスタ7,8はソースフオロワーの出力バ
ツフア回路を構成する。
In FIG. 1, A and B are registers of two series of charge transfer devices, and 2 and 12 are output diffusion layers. Reset transistors 1 and 11 are connected to output diffusion layers 2 and 12. Transistors 3, 4, 13, and 14 in the next stage and transistors 5, 6, 15, and 16 in the next stage are source follower buffer circuits, respectively. Transistors 9, 10
and capacitance Ch constitute a sample and hold circuit,
Transistors 7 and 8 constitute an output buffer circuit of the source follower.

第2図は第1図の回路の動作タイミング図であ
る。
FIG. 2 is an operation timing diagram of the circuit of FIG. 1.

第2図を用いて第1図に示す回路の動作を説明
する。時刻t1において、リセツト・クロツクψR1
は高レベル(以下Hレベルと記す)となり、リセ
ツト・トランジスタ1はオンし、レジスタAの出
力部拡散層2の電位はVODにセツトされる。時刻
t2にリセツト・クロツクψR1は低レベル(以下L
レベルと記す)となり拡散層2はフロート状態と
なる。時刻t3に転送クロツクψ1はLレベルとな
り、電極22下に蓄積されていたキヤリアを一定
電圧VOGが加えられている出力ゲート21の下の
チヤネルを通し、拡散層2に流入させる。この流
入キヤリアによる拡散層2の電位変化が信号電圧
となる。この信号電圧を、時刻t4において、サン
プルホールドパルスψSH1をHレベルにすることに
よりサンプルし、時刻t5においてその信号電圧レ
ベルをホールドする。
The operation of the circuit shown in FIG. 1 will be explained using FIG. 2. At time t 1 , the reset clock ψ R1
becomes a high level (hereinafter referred to as H level), the reset transistor 1 is turned on, and the potential of the output diffusion layer 2 of the register A is set to V OD . time
Reset clock ψ R1 to low level ( hereinafter referred to as L
level), and the diffusion layer 2 is in a floating state. At time t3 , the transfer clock ψ1 becomes L level, causing the carriers accumulated under the electrode 22 to flow into the diffusion layer 2 through the channel under the output gate 21 to which a constant voltage VOG is applied. The potential change in the diffusion layer 2 due to this inflow carrier becomes a signal voltage. This signal voltage is sampled by setting the sample and hold pulse ψ SH1 to H level at time t4 , and the signal voltage level is held at time t5 .

以上はレジスタAよりの信号伝達を説明した
が、レジスタBよりの信号伝達も同様に、リセツ
ト・クロツクψR1,サンプルオールドパルスψSH1
より位相が半週期ずれたリセツト・クロツクψR2
サンプルオールドパルスψSH2を加えることにより
行われ、時刻t6においてレジスタBよりの信号を
サンプルしている。
The above has explained the signal transmission from register A, but the signal transmission from register B is also similar to the following: reset clock ψ R1 , sample old pulse ψ SH1
The reset clock ψ R2 whose phase is shifted by half a week,
This is done by adding a sample old pulse ψ SH2 , and the signal from register B is sampled at time t6 .

このように2系列の電荷転送装置の出力信号の
合成は、それぞれの出力電圧を交互にサンプルホ
ールドすることにより可能である。各系列毎にサ
ンプルホールドされた信号電圧は、出力バツフア
回路のトランジスタ7のゲートに加えられ、低出
力インピーダンスで出力端48より出力電圧
VOUTとして取出される。
In this way, the output signals of the two series of charge transfer devices can be combined by alternately sampling and holding the respective output voltages. The signal voltage sampled and held for each series is applied to the gate of the transistor 7 of the output buffer circuit, and the output voltage is output from the output terminal 48 with low output impedance.
Taken out as V OUT .

ところが従来のこのような合成法においては以
下に述べる欠点が存在していた。以下それについ
て説明する。
However, such conventional synthesis methods have the following drawbacks. This will be explained below.

第1図において、リセツト・トランジスタ1の
ゲートとそのソースが分れている節点41との間
には、カツプリング容量CC1が存在している。こ
の容量の存在のため節点41の電位はリセツト・
クロツクψR1がHレベルからLレベルへ変化する
時、ΔψR1だけ電位変動をうける。これをフイー
ドスルーレベルと言う。よつて、この電位変動後
のレベル(時刻t2での電位レベル)が、信号
“0”の基準レベルとなる。
In FIG. 1, a coupling capacitance C C1 exists between the gate of reset transistor 1 and a node 41 where its source is separated. Due to the presence of this capacitance, the potential at node 41 is reset.
When the clock ψ R1 changes from H level to L level, the potential changes by Δψ R1 . This is called the feed-through level. Therefore, the level after this potential change (the potential level at time t2 ) becomes the reference level for the signal "0".

すなわち、正味のレジスタAよりの信号レベル
VS1は、時刻t2におけるフローテイング接合の電
位V10のレベルV10(t=t2)と時刻t3におけるV10のレ
ベルV10(t=t3)との差である。
In other words, the net signal level from register A
V S1 is the difference between the level V 10 (t=t2) of the potential V 10 of the floating junction at time t 2 and the level V 10 (t=t3) of V 10 at time t 3 .

VS1=V10(t=t2)−V10(t=t3) 同様にレジスタBよりの正味の信号レベルVS2
は、 VS2=V20(t=t3)−V20(t=t4) となる。合成された出力VOUTは、例えば第2図
に示すようになる。VOUTの線のすぐ上の破線は
黒レベルを示す。
V S1 = V 10(t=t2) −V 10(t=t3) Similarly, net signal level from register B V S2
is V S2 =V 20(t=t3) −V 20(t=t4) . The combined output V OUT is as shown in FIG. 2, for example. The dashed line just above the V OUT line indicates the black level.

ところで、一般には、この電位変動の値は、カ
ツプリング容量CC1,CC2の値のばらつきにより
ΔψR1=ΔψR2は成立しない。従つて、V20とV10
基準レベルは同一レベルとはならない。このこと
を波形図で以つて説明する。
By the way, in general, the value of this potential fluctuation does not hold Δψ R1 =Δψ R2 due to variations in the values of the coupling capacitances C C1 and C C2 . Therefore, the reference levels of V 20 and V 10 are not the same level. This will be explained using waveform diagrams.

第3図は第1図に示す回路に生ずる偶奇ばらつ
き現象を説明するための波形図である。
FIG. 3 is a waveform diagram for explaining the even-odd variation phenomenon that occurs in the circuit shown in FIG. 1.

第3図に示すように、ΔψR1とΔψR2との差に起
因するV10とV20の基準レベルの差をΔVとする。
第3図でVBは節点41,42における黒レベル
を示す。第1図に示す回路においてサンプルホー
ルドを行つた場合、正味の信号レベルVS1,VS2
が同じであつても、サンプルホールド後の出力レ
ベルはΔVだけAチヤネルとBチヤネルの出力に
おいて差が出て来てしまう。つまり、偶数ビツト
目の信号と奇数ビツト目の信号間にΔVだけのバ
ラツキが発生してしまう。これが一般によく言わ
れる偶奇のばらつきである。この偶奇のばらつき
を第3図のVOUTに示す。VOUTの線のすぐ上の破
線は黒レベルを示す。
As shown in FIG. 3, the difference between the reference levels of V 10 and V 20 due to the difference between Δψ R1 and Δψ R2 is defined as ΔV.
In FIG. 3, V B indicates the black level at nodes 41 and 42. When sample and hold is performed in the circuit shown in Figure 1, the net signal levels V S1 , V S2
Even if they are the same, the output levels after sample and hold will differ by ΔV between the A channel and B channel outputs. In other words, a variation of ΔV occurs between the even-numbered bit signal and the odd-numbered bit signal. This is what is commonly referred to as even-odd variation. This even-odd variation is shown in V OUT in FIG. The dashed line just above the V OUT line indicates the black level.

このように、従来の方法で2系列の電荷転送装
置の出力信号を合成した場合には、偶奇のばらつ
きという好ましくない現象が生じるという欠点が
あつた。
As described above, when the output signals of the two series of charge transfer devices are combined using the conventional method, there is a drawback that an undesirable phenomenon of even-odd variation occurs.

本発明の目的は、上記欠点を除去し、偶奇の信
号レベルのばらつきをなくし、電荷転送装置のダ
イナミツク・レンジを増大させることのできる電
荷転送装置の信号電荷検出回路を提供することに
ある。
SUMMARY OF THE INVENTION An object of the present invention is to provide a signal charge detection circuit for a charge transfer device that can eliminate the above-mentioned drawbacks, eliminate variations in even and odd signal levels, and increase the dynamic range of the charge transfer device.

本発明の電荷転送装置の信号電荷検出回路は、
2系列の電荷転送装置の各系列の信号をそれぞれ
クランプ容量を介して入力しこれらクランプ容量
の出力端にそれぞれスイツチング素子を接続しこ
れらスイツチング素子により所定クロツク信号の
タイミングで前記2系列の基準信号の電圧レベル
を同一レベルにそれぞれ設定し保持するクランプ
回路と、これらクランプ回路の出力信号を入力し
これら入力を前記所定クロツクの後の各タイミン
グでそれぞれサンプルホールドすることにより前
記基準信号レベルを基準にして前記各電荷転送装
置の出力信号を合成するサンプルホールド回路と
を備えることを特徴とする。
The signal charge detection circuit of the charge transfer device of the present invention includes:
The signals of each series of the two series of charge transfer devices are input via clamp capacitors, and switching elements are connected to the output terminals of these clamp capacitors, respectively, and these switching elements convert the reference signals of the two series at the timing of a predetermined clock signal. By inputting clamp circuits that set and hold the voltage levels at the same level, and inputting the output signals of these clamp circuits and sampling and holding these inputs at respective timings after the predetermined clock, the voltage level is set as a reference signal level. The charge transfer device is characterized by comprising a sample and hold circuit that synthesizes output signals of each of the charge transfer devices.

次に、本発明の実施例について図面を用いて説
明する。
Next, embodiments of the present invention will be described using the drawings.

この実施例では、トランジスタ17と容量C1
及びトランジスタ18と容量C2から成るクラン
プ回路をサンプルホールド回路の前段に設けてい
る。それ以外は第1図に示す従来例と同じであ
る。クランプ回路を設けることにより2系列の電
荷転送装置の基準レベルを同一にして偶奇のばら
つきをなくすのである。
In this example, transistor 17 and capacitor C 1
A clamp circuit consisting of a transistor 18 and a capacitor C2 is provided before the sample and hold circuit. The rest is the same as the conventional example shown in FIG. By providing a clamp circuit, the reference levels of the two series of charge transfer devices are made the same, thereby eliminating even-odd variations.

次に、この実施例の動作について説明する。 Next, the operation of this embodiment will be explained.

第5図は第4図に示す一実施例の動作タイミン
グ図である。
FIG. 5 is an operation timing chart of the embodiment shown in FIG. 4.

時刻t1において、リセツト・クロツクψR1がL
レベルとなり、リセツト・トランジスタ1がオフ
となるとし、このときの節点43の電位V11
V11Bとする。時刻t2において、クランプパルス
ψCL1がHレベルとなり、クランプ用トランジスタ
17のソース電位V12はトランジスタ17がオン
となるためV12=VCLとなる。このとき、V11の電
位はV11Bのため、容量C1にはQ1=C1(V11B−VCL
の電荷が蓄積される。時刻t3においてクランプパ
ルスψCL1がLレベルとなり、トランジスタ17は
オフとなるが、電荷Q1は蓄積されたままである
ので、クランプ容量C1の両端の電位差VCL−V11B
は保持される。時刻t3において、電荷転送装置よ
り流入した電荷により、V11の電位はVSH1だけ変
動する。この節点43の電位変動VSH1のため、
V12もクランプ容量C1に蓄積された電荷が保持さ
れたままであるのでVSH1の変動を受ける。このよ
うなタイミングで第4図の回路を動作させること
により、レジスタAよりの信号レベルV1SはVCL
の一定レベルからのレベル変動として次段のサン
プルホールド回路へソースフオロワーのバツフア
回路を通り伝達される。同様にレジスタBの系列
においても、クランプ用トランジスタ18のゲー
トに、クランプパルスψCL1よりも位相が半周期ず
れたクランプパルスψCL2を加えることにより、レ
ジスタBよりの信号レベルV2SはVCLの一定レベ
ルからのレベル変動として次段のサンプルホール
ド回路へバツフア回路を通り伝達される。
At time t1 , reset clock ψ R1 is at L
level, and reset transistor 1 is turned off, and the potential V 11 at node 43 at this time is
V 11B . At time t 2 , the clamp pulse ψ CL1 becomes H level, and the source potential V 12 of the clamping transistor 17 becomes V 12 =V CL because the transistor 17 is turned on. At this time, the potential of V 11 is V 11B , so the capacitor C 1 has Q 1 = C 1 (V 11B − V CL )
charge is accumulated. At time t 3 , the clamp pulse ψ CL1 becomes L level and the transistor 17 is turned off, but the charge Q 1 remains accumulated, so the potential difference between both ends of the clamp capacitor C 1 is V CL −V 11B
is retained. At time t3 , the potential of V11 changes by VSH1 due to the charge flowing in from the charge transfer device. Because of this potential fluctuation V SH1 at node 43,
V 12 is also subject to fluctuations in V SH1 because the charge accumulated in the clamp capacitor C 1 remains held. By operating the circuit shown in Figure 4 at such timing, the signal level V 1S from register A becomes V CL
The level fluctuation from a constant level is transmitted to the next stage sample and hold circuit through the source follower buffer circuit. Similarly, in the series of resistors B, by applying a clamp pulse ψ CL2 whose phase is shifted by half a cycle from the clamp pulse ψ CL1 to the gate of the clamping transistor 18, the signal level V 2S from the register B becomes equal to that of V CL . The level fluctuation from a constant level is transmitted to the next stage sample and hold circuit through the buffer circuit.

このようにサンプルホールド回路前にクランプ
回路を入れることによりサンプルされるべき信号
レベルが直流的に定まるため、従来の2系列の出
力信号を合成する場合に発生していた偶奇のばら
つきは消滅する。そのため、電荷転送装置のダイ
ナミツクレンジを増大させ、電荷転送装置の特性
を向上させることができる。
In this way, by inserting a clamp circuit before the sample and hold circuit, the signal level to be sampled is determined by direct current, so the even-odd variations that occur when two series of conventional output signals are combined disappear. Therefore, the dynamic range of the charge transfer device can be increased and the characteristics of the charge transfer device can be improved.

以上詳細に説明したように、本発明は、サンプ
ルホールド回路の前段にクランプ回路を設けたの
で、2系列の電荷転送装置の出力信号を合成する
場合に発生していた偶奇のばらつきをなくし、電
荷転送装置のダイナミツクレンジを増大させ、特
性を向上させる効果を有する。
As explained in detail above, the present invention provides a clamp circuit before the sample and hold circuit, which eliminates even-odd variations that occur when combining the output signals of two series of charge transfer devices, and This has the effect of increasing the dynamic range of the transfer device and improving its characteristics.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の電荷転送装置の信号電荷検出回
路の一例の回路図、第2図は第1図に示す回路の
動作タイミング図、第3図は第2図に示す回路に
生ずる偶奇ばらつき現象を説明するための波形
図、第4図は本発明の一実施例の回路図、第5図
は第4図に示す実施例の動作タイミング図であ
る。 1……リセツト・トランジスタ、2……出力部
拡散層、3,4,5,6……バツフア回路のトラ
ンジスタ、7,8……出力バツフア回路のトラン
ジスタ、9,10……サンプルホールド回路のト
ランジスタ、11……リセツト・トランジスタ、
12……出力部拡散層、13,14,15,16
……バツフア回路のトランジスタ、17,18…
…クランプ用トランジスタ、21〜23,31〜
33……ゲート、41〜48……節点、A,B…
…レジスタ、C1,C2……クランプ用容量、CC1
CC2……カツプリング容量、Ch……ホールド用容
量、GND……接表電位、VCL……クランプ電圧、
VOD……出力ドレイン電圧、VOG……出力ゲート
電圧、VOUT……出力電圧、ψ1,ψ2……転送クロ
ツク、ψCL1,ψCL2……クランプパルス、ψR1,ψR2
……リセツト・クロツク、ψSH1,ψSH2……サンプ
ルホールドパルス。
Fig. 1 is a circuit diagram of an example of a signal charge detection circuit of a conventional charge transfer device, Fig. 2 is an operation timing diagram of the circuit shown in Fig. 1, and Fig. 3 is an even-odd variation phenomenon that occurs in the circuit shown in Fig. 2. FIG. 4 is a circuit diagram of an embodiment of the present invention, and FIG. 5 is an operation timing diagram of the embodiment shown in FIG. 1... Reset transistor, 2... Output diffusion layer, 3, 4, 5, 6... Transistor of buffer circuit, 7, 8... Transistor of output buffer circuit, 9, 10... Transistor of sample hold circuit , 11...reset transistor,
12...Output diffusion layer, 13, 14, 15, 16
...Buffer circuit transistors, 17, 18...
...Clamp transistor, 21-23, 31-
33...Gate, 41-48...Node, A, B...
…Resistor, C 1 , C 2 … Clamp capacitance, C C1 ,
C C2 ...Coupling capacitance, Ch...Hold capacitance, GND...Touching potential, V CL ...Clamp voltage,
V OD : Output drain voltage, V OG : Output gate voltage, V OUT : Output voltage, ψ 1 , ψ 2 : Transfer clock, ψ CL1 , ψ CL2 : Clamp pulse, ψ R1 , ψ R2
...Reset clock, ψ SH1 , ψ SH2 ...Sample hold pulse.

Claims (1)

【特許請求の範囲】[Claims] 1 2系列の電荷転送装置の各系列の信号をそれ
ぞれクランプ容量を介して入力しこれらクランプ
容量の出力端にそれぞれスイツチング素子を接続
しこれらスイツチング素子により所定クロツク信
号のタイミングで前記2系列の基準信号の電圧レ
ベルを同一レベルにそれぞれ設定し保持するクラ
ンプ回路と、これらクランプ回路の出力信号を入
力しこれら入力を前記所定クロツクの後の各タイ
ミングでそれぞれサンプルホールドすることによ
り前記基準信号レベルを基準にして前記各電荷転
送装置の出力信号を合成するサンプルホールド回
路とを備えることを特徴とする電荷転送装置の信
号電荷検出回路。
1. Input the signals of each series of the two series of charge transfer devices through clamp capacitors, connect switching elements to the output terminals of these clamp capacitors, and use these switching elements to output the reference signals of the two series at the timing of a predetermined clock signal. By inputting the output signals of these clamp circuits and sampling and holding these inputs at respective timings after the predetermined clock, the reference signal level is set as a reference. A signal charge detection circuit for a charge transfer device, comprising: a sample and hold circuit for synthesizing output signals of each of the charge transfer devices.
JP58219015A 1983-11-21 1983-11-21 Signal charge detection circuit of charge transfer device Granted JPS60111579A (en)

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EP84308063A EP0143600B1 (en) 1983-11-21 1984-11-21 A circuit for detecting signal charges transferred in a charge transfer device
DE8484308063T DE3484122D1 (en) 1983-11-21 1984-11-21 CIRCUIT FOR DETECTING SIGNAL CHARGES TRANSFERRED IN A CHARGE SHIFT CIRCUIT.

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