JPH04223283A - 静電破壊耐量試験装置 - Google Patents
静電破壊耐量試験装置Info
- Publication number
- JPH04223283A JPH04223283A JP2412871A JP41287190A JPH04223283A JP H04223283 A JPH04223283 A JP H04223283A JP 2412871 A JP2412871 A JP 2412871A JP 41287190 A JP41287190 A JP 41287190A JP H04223283 A JPH04223283 A JP H04223283A
- Authority
- JP
- Japan
- Prior art keywords
- test
- static electricity
- electrostatic
- terminals
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000015556 catabolic process Effects 0.000 title claims abstract description 30
- 238000012360 testing method Methods 0.000 claims abstract description 111
- 239000004065 semiconductor Substances 0.000 claims abstract description 36
- 238000001514 detection method Methods 0.000 claims abstract description 14
- 230000005611 electricity Effects 0.000 claims description 80
- 230000003068 static effect Effects 0.000 claims description 80
- 230000006378 damage Effects 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 7
- 230000001066 destructive effect Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 2
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体デバイスの静
電気に対する強度を自動的に測定して評価を行い、製品
の品質向上のためにフィードバックする役目を持たせる
ようにした半導体デバイスの静電破壊耐量試験装置に関
する。
電気に対する強度を自動的に測定して評価を行い、製品
の品質向上のためにフィードバックする役目を持たせる
ようにした半導体デバイスの静電破壊耐量試験装置に関
する。
【０００２】
【従来の技術】半導体デバイスの信頼性を評価する項目
として、静電気による破壊耐性強度試験がある。この試
験は、ＭＩＬ，ＥＩＡＪ，ＪＩＳ等で規定された条件方
法で通常行われ、これに対応，準拠した試験装置が市販
されている。
として、静電気による破壊耐性強度試験がある。この試
験は、ＭＩＬ，ＥＩＡＪ，ＪＩＳ等で規定された条件方
法で通常行われ、これに対応，準拠した試験装置が市販
されている。
【０００３】この静電破壊耐性強度試験は、従来は手動
測定で行われていたが、最近では、手動試験測定に代わ
り、静電気発生部と半導体デバイスのＩ−Ｖ特性を測定
検査できる判定部を備え、且つ、この試験方法で要求さ
れる種々の端子間組み合わせ試験を順序よく自動的に行
う試験装置、すなわち試験すべき半導体デバイスの端子
と印加静電気との接続をリレー等で切り換えながら静電
気印加端子を切り換えて、端子間の組み合わせ試験を行
う試験装置が開発され、市販されている。そして、かか
る試験装置では、各ハードウェアがパソコンによって制
御され、１．半導体デバイスの初期特性測定、２．静電
気印加、３．破壊チェック、４．静電気印加及び破壊チ
ェックの繰り返し、５．試験終了のシーケンスが基本動
作となって試験が行われるように構成されている。
測定で行われていたが、最近では、手動試験測定に代わ
り、静電気発生部と半導体デバイスのＩ−Ｖ特性を測定
検査できる判定部を備え、且つ、この試験方法で要求さ
れる種々の端子間組み合わせ試験を順序よく自動的に行
う試験装置、すなわち試験すべき半導体デバイスの端子
と印加静電気との接続をリレー等で切り換えながら静電
気印加端子を切り換えて、端子間の組み合わせ試験を行
う試験装置が開発され、市販されている。そして、かか
る試験装置では、各ハードウェアがパソコンによって制
御され、１．半導体デバイスの初期特性測定、２．静電
気印加、３．破壊チェック、４．静電気印加及び破壊チ
ェックの繰り返し、５．試験終了のシーケンスが基本動
作となって試験が行われるように構成されている。
【０００４】
【発明が解決しようとする課題】半導体デバイスの静電
試験は、半導体デバイスの端子間にプラス，マイナスの
両極性の静電気を印加し、その端子の静電破壊強度を調
べるものであるが、理想的には全ての端子間の組み合わ
せ数だけ、試験回数が必要となる。また静電気の印加電
圧を上昇させながら、デバイス破壊電圧を測定するため
、更に時間と工数が必要となるものである。
試験は、半導体デバイスの端子間にプラス，マイナスの
両極性の静電気を印加し、その端子の静電破壊強度を調
べるものであるが、理想的には全ての端子間の組み合わ
せ数だけ、試験回数が必要となる。また静電気の印加電
圧を上昇させながら、デバイス破壊電圧を測定するため
、更に時間と工数が必要となるものである。
【０００５】このような試験操作を省力化する目的で、
自動的に試験を行う装置が考えられるが、従来のこの種
の静電気破壊試験装置においては、２つの端子の組み合
わせ数の全てに亘り、両極性印加を含めた自動試験を行
うようには構成されていないため、ユーザ側で、試験の
都度，静電気印加条件の設定をしなければならなかった
。
自動的に試験を行う装置が考えられるが、従来のこの種
の静電気破壊試験装置においては、２つの端子の組み合
わせ数の全てに亘り、両極性印加を含めた自動試験を行
うようには構成されていないため、ユーザ側で、試験の
都度，静電気印加条件の設定をしなければならなかった
。
【０００６】更に静電気印加後、半導体デバイスの良否
の判定を行い、破壊されていなければ、再度試験を続行
するが、この場合、従来の試験装置においては、再試験
時の条件を再入力しなければならないという煩雑な操作
を必要とした。また再試験時に、破壊した端子に静電気
を印加し続けることもあり、装置の保護と、試験データ
の信頼性から問題となっていた。
の判定を行い、破壊されていなければ、再度試験を続行
するが、この場合、従来の試験装置においては、再試験
時の条件を再入力しなければならないという煩雑な操作
を必要とした。また再試験時に、破壊した端子に静電気
を印加し続けることもあり、装置の保護と、試験データ
の信頼性から問題となっていた。
【０００７】本発明は、従来の静電破壊試験装置におけ
る上記問題点を解消するためになされたもので、極性を
含めて各端子間の全ての組み合わせに対して自動的に静
電気を印加して試験が実行されるようにして作業性の向
上を計った静電破壊耐量試験装置を提供することを目的
とする。
る上記問題点を解消するためになされたもので、極性を
含めて各端子間の全ての組み合わせに対して自動的に静
電気を印加して試験が実行されるようにして作業性の向
上を計った静電破壊耐量試験装置を提供することを目的
とする。
【０００８】また本発明は、試験データの信頼性を向上
させ、被試験半導体デバイス及び試験装置の安全保護の
向上を計った静電破壊耐量試験装置を提供することを目
的とする。
させ、被試験半導体デバイス及び試験装置の安全保護の
向上を計った静電破壊耐量試験装置を提供することを目
的とする。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
め、本発明は、振幅可変の静電気を発生する手段と、被
試験半導体デバイスの端子を挿入して装着する試験治具
と、該試験治具に装着された被試験半導体デバイスの各
端子の、極性をも含めた全ての組み合わせに対して前記
静電気発生手段からの静電気を順次印加する手段と、静
電気の印加された被試験半導体デバイスの各端子毎の静
電破壊の有無を検出する手段と、前記破壊検出手段によ
り被試験半導体デバイスの全ての端子の破壊が検出され
るまで、前記静電気発生手段及び前記静電気印加手段を
駆動して、静電気を各端子の組み合わせに対して繰り返
し印加するように制御する制御手段とで静電破壊耐量試
験装置を構成するものである。
め、本発明は、振幅可変の静電気を発生する手段と、被
試験半導体デバイスの端子を挿入して装着する試験治具
と、該試験治具に装着された被試験半導体デバイスの各
端子の、極性をも含めた全ての組み合わせに対して前記
静電気発生手段からの静電気を順次印加する手段と、静
電気の印加された被試験半導体デバイスの各端子毎の静
電破壊の有無を検出する手段と、前記破壊検出手段によ
り被試験半導体デバイスの全ての端子の破壊が検出され
るまで、前記静電気発生手段及び前記静電気印加手段を
駆動して、静電気を各端子の組み合わせに対して繰り返
し印加するように制御する制御手段とで静電破壊耐量試
験装置を構成するものである。
【００１０】このように構成した静電破壊耐量試験装置
においては、静電気印加手段によって極性を含めた端子
間の全ての組み合わせに対して静電気が自動的に印加さ
れる。そして制御手段により、被試験半導体デバイスの
全ての端子の破壊が検出されるまで前記静電気の印加動
作が繰り返し実行される。
においては、静電気印加手段によって極性を含めた端子
間の全ての組み合わせに対して静電気が自動的に印加さ
れる。そして制御手段により、被試験半導体デバイスの
全ての端子の破壊が検出されるまで前記静電気の印加動
作が繰り返し実行される。
【００１１】
【実施例】次に実施例について説明する。図１は、本発
明に係る静電破壊耐量試験装置の実施例を示す概略ブロ
ック構成図である。図において、１は静電気発生手段で
、ＣＲの充放電回路を用いて構成され、その振幅は後述
の制御手段からの制御信号に基づき適宜設定されるよう
になっている。２は被試験半導体デバイスで、その各端
子を試験治具３に挿入して装着されるようになっている
。４は多数のリレー等で構成された静電気印加手段で、
制御手段からの制御信号に基づき、前記静電気発生手段
１から発生した静電気を、前記試験治具３に装着されて
いる半導体デバイス２の端子間の全ての組み合わせに対
し、その極性も変えて印加するように構成されている。 なおこの場合、各端子の重複する組み合わせは除かれる
ようになっている。
明に係る静電破壊耐量試験装置の実施例を示す概略ブロ
ック構成図である。図において、１は静電気発生手段で
、ＣＲの充放電回路を用いて構成され、その振幅は後述
の制御手段からの制御信号に基づき適宜設定されるよう
になっている。２は被試験半導体デバイスで、その各端
子を試験治具３に挿入して装着されるようになっている
。４は多数のリレー等で構成された静電気印加手段で、
制御手段からの制御信号に基づき、前記静電気発生手段
１から発生した静電気を、前記試験治具３に装着されて
いる半導体デバイス２の端子間の全ての組み合わせに対
し、その極性も変えて印加するように構成されている。 なおこの場合、各端子の重複する組み合わせは除かれる
ようになっている。
【００１２】５は破壊検出手段で、半導体デバイス２の
極性も含めて端子間の全ての組み合わせに対して静電気
を印加させたのち、半導体デバイス２の各端子の静電破
壊の有無を検出するものである。各端子の静電破壊の有
無は、試験前に予め測定されてメモリ等に保管されてい
る半導体デバイスのＩ−Ｖ特性と、静電気印加後のＩ−
Ｖ特性とを対比して、検出するようになっており、破壊
端子を検出した場合は、破壊データをプリント出力する
ようになっている。６はパソコン等で構成された制御手
段で、静電気発生手段１，静電気印加手段４，破壊検出
手段５の各部の動作を予め入力設定された条件に従って
制御するものである。
極性も含めて端子間の全ての組み合わせに対して静電気
を印加させたのち、半導体デバイス２の各端子の静電破
壊の有無を検出するものである。各端子の静電破壊の有
無は、試験前に予め測定されてメモリ等に保管されてい
る半導体デバイスのＩ−Ｖ特性と、静電気印加後のＩ−
Ｖ特性とを対比して、検出するようになっており、破壊
端子を検出した場合は、破壊データをプリント出力する
ようになっている。６はパソコン等で構成された制御手
段で、静電気発生手段１，静電気印加手段４，破壊検出
手段５の各部の動作を予め入力設定された条件に従って
制御するものである。
【００１３】次にこのように構成された静電破壊耐量試
験装置の動作を、図２の動作シーケンスを示すフローチ
ャートに基づいて説明する。まず第１のステップａにお
いては、被試験半導体デバイス２の端子間の全ての組み
合わせの初期特性（Ｉ−Ｖ特性）を測定し、そのデータ
をメモリに保持しておく。次に、ステップｂにおいて、
制御手段６に対して、静電気印加開始時の電圧，繰り返
し印加時の電圧振幅の増加ステップ等の繰り返し印加条
件，デバイスの共通端子の設定，極性を含めて全端子の
組み合わせ設定等を入力し、静電気発生手段１，静電気
印加手段４，破壊検出手段５の各部の動作を設定する。
験装置の動作を、図２の動作シーケンスを示すフローチ
ャートに基づいて説明する。まず第１のステップａにお
いては、被試験半導体デバイス２の端子間の全ての組み
合わせの初期特性（Ｉ−Ｖ特性）を測定し、そのデータ
をメモリに保持しておく。次に、ステップｂにおいて、
制御手段６に対して、静電気印加開始時の電圧，繰り返
し印加時の電圧振幅の増加ステップ等の繰り返し印加条
件，デバイスの共通端子の設定，極性を含めて全端子の
組み合わせ設定等を入力し、静電気発生手段１，静電気
印加手段４，破壊検出手段５の各部の動作を設定する。
【００１４】次いで、ステップｃにおいて制御手段６に
入力設定した事項に従って該制御手段６から送出される
制御信号により、静電気発生手段１から発生した静電気
が、静電気印加手段４を介して半導体デバイス２の各端
子間に順次自動的に印加される。端子の全ての組み合わ
せに対して、静電気の最初の印加が終了すると、ステッ
プｄにおいて、破壊検出手段５により半導体デバイス２
の破壊状況がチェックされる。この破壊状況のチェック
は、半導体デバイス２の初期特性と静電気印加試験後の
特性とを対比することにより行われる。そして、破壊さ
れている端子が検出されない場合には、ステップｉに進
み、直前に行われた静電気印加試験の印加電圧の振幅が
最大になっているか否かの判断が行われ、振幅が最大の
場合には、試験動作が終了する。一方静電気印加電圧の
振幅が最大になっていない場合には、ステップｊにおい
て静電気発生手段の発生電圧の振幅が増大するように設
定され、このステップアップした静電気電圧の印加条件
で、次のステップｃにおいて再び静電気の印加試験が繰
り返し続行される。一方破壊端子が検出された場合は、
ステップｅにおいてポーズ状態となり、破壊端子につい
てデータがプリントアウトされる。次にステップｆにお
いて、破壊端子のカウントが行われ、これに基づき次の
ステップｇにおいて、全端子が破壊されているか否かが
判断されて、全端子が破壊されている場合は、破壊試験
が終了する。全端子が破壊されていない場合には、ステ
ップｈにおいて、制御手段からの制御信号により静電気
印加手段４が制御されて、次の印加試験時からその破壊
端子への静電気印加が除外される。
入力設定した事項に従って該制御手段６から送出される
制御信号により、静電気発生手段１から発生した静電気
が、静電気印加手段４を介して半導体デバイス２の各端
子間に順次自動的に印加される。端子の全ての組み合わ
せに対して、静電気の最初の印加が終了すると、ステッ
プｄにおいて、破壊検出手段５により半導体デバイス２
の破壊状況がチェックされる。この破壊状況のチェック
は、半導体デバイス２の初期特性と静電気印加試験後の
特性とを対比することにより行われる。そして、破壊さ
れている端子が検出されない場合には、ステップｉに進
み、直前に行われた静電気印加試験の印加電圧の振幅が
最大になっているか否かの判断が行われ、振幅が最大の
場合には、試験動作が終了する。一方静電気印加電圧の
振幅が最大になっていない場合には、ステップｊにおい
て静電気発生手段の発生電圧の振幅が増大するように設
定され、このステップアップした静電気電圧の印加条件
で、次のステップｃにおいて再び静電気の印加試験が繰
り返し続行される。一方破壊端子が検出された場合は、
ステップｅにおいてポーズ状態となり、破壊端子につい
てデータがプリントアウトされる。次にステップｆにお
いて、破壊端子のカウントが行われ、これに基づき次の
ステップｇにおいて、全端子が破壊されているか否かが
判断されて、全端子が破壊されている場合は、破壊試験
が終了する。全端子が破壊されていない場合には、ステ
ップｈにおいて、制御手段からの制御信号により静電気
印加手段４が制御されて、次の印加試験時からその破壊
端子への静電気印加が除外される。
【００１５】次いでステップｉにおいて、直前に行われ
た静電気印加試験の印加電圧の振幅が最大になっている
か否かの判断が行われ、振幅が最大の場合には試験動作
が終了する。一方、直前に行われた静電気印加試験の印
加電圧の振幅が最大になっていない場合は、ステップｊ
において静電気発生手段の発生電圧の振幅が増大するよ
うにセットされ、ステップｃに戻り静電気印加試験が繰
り返し続行され、そしてステップｇにおいて全端子の破
壊の検出が行われた時点で、試験動作が終了する。
た静電気印加試験の印加電圧の振幅が最大になっている
か否かの判断が行われ、振幅が最大の場合には試験動作
が終了する。一方、直前に行われた静電気印加試験の印
加電圧の振幅が最大になっていない場合は、ステップｊ
において静電気発生手段の発生電圧の振幅が増大するよ
うにセットされ、ステップｃに戻り静電気印加試験が繰
り返し続行され、そしてステップｇにおいて全端子の破
壊の検出が行われた時点で、試験動作が終了する。
【００１６】次に、上記の動作シーケンスのフローを一
部変更することにより、試験動作の自由度が増すことを
、図３の動作シーケンスフローチャートに基づいて説明
する。前述の図２の動作シーケンスで示されるステップ
ｃまでは、全く同じ動作を行う。異なる点は、ステップ
ｃにおける静電気印加方法である。この動作シーケンス
の場合、静電気印加は全端子に連続して印加せずに、ス
テップｃの静電気印加とステップｄの破壊検出とを、静
電気印加→破壊検出→静電気印加と１端子毎に繰り返す
方式を採用している。この印加，検出のサイクルの中で
は、常にステップｎにおいて、初期に設定した条件、１
静電気印加電圧で行う端子数（試験回数）をモニターし
ており、同一印加電圧での試験が全端子について終了し
たか否かを判断する。同一印加条件での試験が終了して
いればステップｉ，ｊ，ｃと進み、ステップアップした
静電気印加試験を繰り返す。一方、同一印加条件での試
験を、全ての端子に対して実行していない場合は、ステ
ップｃに戻り次の端子への静電気印加を行う。
部変更することにより、試験動作の自由度が増すことを
、図３の動作シーケンスフローチャートに基づいて説明
する。前述の図２の動作シーケンスで示されるステップ
ｃまでは、全く同じ動作を行う。異なる点は、ステップ
ｃにおける静電気印加方法である。この動作シーケンス
の場合、静電気印加は全端子に連続して印加せずに、ス
テップｃの静電気印加とステップｄの破壊検出とを、静
電気印加→破壊検出→静電気印加と１端子毎に繰り返す
方式を採用している。この印加，検出のサイクルの中で
は、常にステップｎにおいて、初期に設定した条件、１
静電気印加電圧で行う端子数（試験回数）をモニターし
ており、同一印加電圧での試験が全端子について終了し
たか否かを判断する。同一印加条件での試験が終了して
いればステップｉ，ｊ，ｃと進み、ステップアップした
静電気印加試験を繰り返す。一方、同一印加条件での試
験を、全ての端子に対して実行していない場合は、ステ
ップｃに戻り次の端子への静電気印加を行う。
【００１７】次に、この印加，検出のサイクルの中で、
破壊が検出された場合、直ちにステップｅにおいてポー
ズ状態に入り、破壊データの出力も可能となる。次にス
テップｋにおいて、このまま試験を続けるか否かの判断
を行う。中断したい場合には、即終了となり、破壊状況
の解析などに移ることができる。一方、試験を続行する
場合は、図２に示した動作シーケンスと同様に、ステッ
プｆ，ｇ，ｈと進み、次のステップｌにおいて、次の試
験で印加する静電気の印加電圧を、初期条件から変更す
ることができる。これは破壊状況から、次に印加する静
電電圧を、初期の設定値より、もっと細かくステップア
ップさせて、詳しく破壊モードを測定する場合に有効で
ある。変更する場合には、次のステップｍにおいて静電
気印加電圧が変更され、次のステップｉにおいて、この
変更値が初期設定された印加電圧の振幅の最大になって
いないか否かの判断が行われる。ここで印加電圧の振幅
が最大の場合は、ステップｌに戻り、変更値の見直しを
行い、次のステップｍ，ｉ，ｊと進み、ステップｃで静
電気印加が繰り返される。一方、ステップｌにおいて印
加条件の再設定をしない場合は、図２に示した動作シー
ケンスと同様な動作シーケンスとなる。
破壊が検出された場合、直ちにステップｅにおいてポー
ズ状態に入り、破壊データの出力も可能となる。次にス
テップｋにおいて、このまま試験を続けるか否かの判断
を行う。中断したい場合には、即終了となり、破壊状況
の解析などに移ることができる。一方、試験を続行する
場合は、図２に示した動作シーケンスと同様に、ステッ
プｆ，ｇ，ｈと進み、次のステップｌにおいて、次の試
験で印加する静電気の印加電圧を、初期条件から変更す
ることができる。これは破壊状況から、次に印加する静
電電圧を、初期の設定値より、もっと細かくステップア
ップさせて、詳しく破壊モードを測定する場合に有効で
ある。変更する場合には、次のステップｍにおいて静電
気印加電圧が変更され、次のステップｉにおいて、この
変更値が初期設定された印加電圧の振幅の最大になって
いないか否かの判断が行われる。ここで印加電圧の振幅
が最大の場合は、ステップｌに戻り、変更値の見直しを
行い、次のステップｍ，ｉ，ｊと進み、ステップｃで静
電気印加が繰り返される。一方、ステップｌにおいて印
加条件の再設定をしない場合は、図２に示した動作シー
ケンスと同様な動作シーケンスとなる。
【００１８】このような動作を行う静電破壊耐量試験装
置では、制御手段に静電気印加条件を詳細に決めて入力
設定することにより、多数ピンの半導体デバイスでも全
ピンに対して極性を含めた全ての組み合わせに亘って自
動的に静電気印加試験が実行されるので、ユーザが指定
した端子間にのみ静電気印加試験が実行される従来の試
験装置に比べ、ユーザ工数を大幅に削減することができ
、試験ミスも防止される。
置では、制御手段に静電気印加条件を詳細に決めて入力
設定することにより、多数ピンの半導体デバイスでも全
ピンに対して極性を含めた全ての組み合わせに亘って自
動的に静電気印加試験が実行されるので、ユーザが指定
した端子間にのみ静電気印加試験が実行される従来の試
験装置に比べ、ユーザ工数を大幅に削減することができ
、試験ミスも防止される。
【００１９】また最初の各端子間の全ての組み合わせに
対して静電気印加試験を行ったのち、静電破壊端子の検
出が行われ、破壊端子は次の静電気印加試験からは除外
されて、静電気が印加されないように構成されているの
で、破壊端子への静電気印加が続行された場合の、被試
験半導体デバイスの破壊による試験装置本体への故障の
発生が防止される。更に被試験半導体デバイスへ過度な
繰り返し印加試験とならないため、データの信頼性が向
上する。
対して静電気印加試験を行ったのち、静電破壊端子の検
出が行われ、破壊端子は次の静電気印加試験からは除外
されて、静電気が印加されないように構成されているの
で、破壊端子への静電気印加が続行された場合の、被試
験半導体デバイスの破壊による試験装置本体への故障の
発生が防止される。更に被試験半導体デバイスへ過度な
繰り返し印加試験とならないため、データの信頼性が向
上する。
【００２０】また静電気再印加試験時には、印加条件を
細かく、例えば前回と同条件かそれとも印加電圧を上昇
させるとかを設定できるので、半導体デバイスの破壊プ
ロセスを、より正確に把握することが可能となる。また
半導体デバイスへの静電気印加電圧は、一旦印加ステッ
プを粗くして試験を行い、次いで破壊端子について印加
ステップを細かくして再度印加試験を行って、その端子
の耐量を細かく試験することもでき、この場合は試験効
率を向上させることができる。
細かく、例えば前回と同条件かそれとも印加電圧を上昇
させるとかを設定できるので、半導体デバイスの破壊プ
ロセスを、より正確に把握することが可能となる。また
半導体デバイスへの静電気印加電圧は、一旦印加ステッ
プを粗くして試験を行い、次いで破壊端子について印加
ステップを細かくして再度印加試験を行って、その端子
の耐量を細かく試験することもでき、この場合は試験効
率を向上させることができる。
【００２１】また端子の全ての組み合わせ試験から、極
性を含めた組み合わせで、同一の組み合わせの印加試験
は実行されないように構成されているので、大幅な試験
工数の節約となる。特に多数ピンの半導体デバイスの場
合、この効果が顕著となる。
性を含めた組み合わせで、同一の組み合わせの印加試験
は実行されないように構成されているので、大幅な試験
工数の節約となる。特に多数ピンの半導体デバイスの場
合、この効果が顕著となる。
【００２２】なお試験動作シーケンスは、図２や図３に
示したものに限られるものではなく、図２や図３に示し
たシーケンス内の各ステップの入れ換えや削除等により
、他の動作シーケンスで試験を行わせることもできる。
示したものに限られるものではなく、図２や図３に示し
たシーケンス内の各ステップの入れ換えや削除等により
、他の動作シーケンスで試験を行わせることもできる。
【００２３】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、制御手段により制御される静電気印加
手段によって、端子間の極性を含めて全ての組み合わせ
に対して、静電気を自動的に、被試験半導体デバイスの
全ての端子の破壊が検出されるまで、繰り返し印加され
るので、試験工数を大幅に削減することができ、完全な
自動試験が可能となる。
本発明によれば、制御手段により制御される静電気印加
手段によって、端子間の極性を含めて全ての組み合わせ
に対して、静電気を自動的に、被試験半導体デバイスの
全ての端子の破壊が検出されるまで、繰り返し印加され
るので、試験工数を大幅に削減することができ、完全な
自動試験が可能となる。
【図１】本発明に係る静電破壊耐量試験装置の一実施例
を示す概略ブロック構成図である。
を示す概略ブロック構成図である。
【図２】図１に示した試験装置の試験動作のシーケンス
例を示すフローチャートである。
例を示すフローチャートである。
【図３】試験動作の他のシーケンス例を示すフローチャ
ートである。
ートである。
１ 静電気発生手段
２ 被試験半導体デバイス
３ 試験治具
４ 静電気印加手段
５ 破壊検出手段
６ 制御手段
Claims (6)
- 【請求項１】 振幅可変の静電気を発生する手段と、
被試験半導体デバイスの端子を挿入して装着する試験治
具と、該試験治具に装着された被試験半導体デバイスの
各端子の、極性をも含めた全ての組み合わせに対して前
記静電気発生手段からの静電気を順次印加する手段と、
静電気の印加された被試験半導体デバイスの各端子毎の
静電破壊の有無を検出する手段と、前記破壊検出手段に
より被試験半導体デバイスの全ての端子の破壊が検出さ
れるまで、前記静電気発生手段及び前記静電気印加手段
を駆動して、静電気を各端子の組み合わせに対して繰り
返し印加するように制御する制御手段とを備えているこ
とを特徴とする静電破壊耐量試験装置。 - 【請求項２】 前記破壊検出手段は、静電破壊端子を
検出すると、破壊データを出力するように構成されてい
ることを特徴とする請求項１記載の静電破壊耐量試験装
置。 - 【請求項３】 前記制御手段は、前記破壊検出手段に
より検出された静電破壊端子を、以降の繰り返し静電気
印加時に除外するように構成されていることを特徴とす
る請求項１又は２記載の静電破壊耐量試験装置。 - 【請求項４】 前記被試験半導体デバイスの各端子の
極性をも含めた全ての組み合わせは、重複する組み合わ
せが除かれていることを特徴とする請求項１〜３のいず
れか１項に記載の静電破壊耐量試験装置。 - 【請求項５】 前記制御手段は、前記破壊検出手段が
静電破壊端子を検出したとき前記静電気印加手段を停止
し、ポーズ状態とするように構成されていることを特徴
とする請求項１〜４のいずれか１項に記載の静電破壊耐
量試験装置。 - 【請求項６】 前記制御手段は、前記ポーズ状態時に
試験動作の続行の可否の制御と、続行時の試験条件の再
設定をできるように構成されていることを特徴とする請
求項５記載の静電破壊耐量試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412871A JPH04223283A (ja) | 1990-12-25 | 1990-12-25 | 静電破壊耐量試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412871A JPH04223283A (ja) | 1990-12-25 | 1990-12-25 | 静電破壊耐量試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04223283A true JPH04223283A (ja) | 1992-08-13 |
Family
ID=18521616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2412871A Withdrawn JPH04223283A (ja) | 1990-12-25 | 1990-12-25 | 静電破壊耐量試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04223283A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005315605A (ja) * | 2004-04-27 | 2005-11-10 | Yamaha Corp | 半導体装置の試験装置および試験方法 |
| JP2017044480A (ja) * | 2015-08-24 | 2017-03-02 | 新電元工業株式会社 | 検査装置、及び検査方法 |
-
1990
- 1990-12-25 JP JP2412871A patent/JPH04223283A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005315605A (ja) * | 2004-04-27 | 2005-11-10 | Yamaha Corp | 半導体装置の試験装置および試験方法 |
| JP2017044480A (ja) * | 2015-08-24 | 2017-03-02 | 新電元工業株式会社 | 検査装置、及び検査方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5757192A (en) | Method and apparatus for detecting a bad cell in a storage battery | |
| US6037778A (en) | Electronic battery testing device and method for testing batteries | |
| US6356086B1 (en) | Method and apparatus for the in-circuit testing of a capacitor | |
| JP2002500366A (ja) | 電圧変化を監視するための電子回路 | |
| US20040150383A1 (en) | Electrical component measuring instrument | |
| JP4346318B2 (ja) | 耐圧試験器 | |
| US5432460A (en) | Apparatus and method for opens and shorts testing of a circuit board | |
| JPH04223283A (ja) | 静電破壊耐量試験装置 | |
| US5940413A (en) | Method for detecting operational errors in a tester for semiconductor devices | |
| US7609076B2 (en) | Method of measuring characteristic impedance of electrostatic discharge protecting circuit and apparatus for realizing the same | |
| JP2919147B2 (ja) | 半導体集積回路の試験方法 | |
| JP2730504B2 (ja) | 試験用プローブピンの接触不良判断方法およびインサーキットテスタ | |
| US20240183914A1 (en) | Method for Testing a Cell Monitoring Unit, and Testing Device | |
| JP2005140555A5 (ja) | ||
| KR100431318B1 (ko) | 반도체소자의esd테스트장치및그구동방법 | |
| JPS63275968A (ja) | 半導体装置の試験装置 | |
| JPS60158527A (ja) | リレ−駆動方法 | |
| JPS63295981A (ja) | 半導体装置の静電破壊試験装置 | |
| JPS5852581A (ja) | Ｉｃテスタにおけるｉｃ逆差しチェック方式 | |
| JPH05312899A (ja) | 液晶駆動ドライバｉｃ試験装置 | |
| JPH06148264A (ja) | リーク電流の測定方法 | |
| JPS6195258A (ja) | 集積回路の試験装置 | |
| JPH01260372A (ja) | 電子機器の劣化診断装置 | |
| JPS6144370A (ja) | 静電気破壊試験方法 | |
| JPH05107317A (ja) | 集積回路試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |