JPH04222028A - データバス・アドレスバスのチェック方式 - Google Patents
データバス・アドレスバスのチェック方式Info
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- JPH04222028A JPH04222028A JP2405579A JP40557990A JPH04222028A JP H04222028 A JPH04222028 A JP H04222028A JP 2405579 A JP2405579 A JP 2405579A JP 40557990 A JP40557990 A JP 40557990A JP H04222028 A JPH04222028 A JP H04222028A
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- Japan
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- Pending
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- 238000000034 method Methods 0.000 claims description 7
- 230000002159 abnormal effect Effects 0.000 abstract description 9
- 230000005540 biological transmission Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、データバス・アドレス
バスのチェック方式に関する。最近のデータ処理装置の
オンライン化動向に伴い、データ処理装置の高信頼度化
が図られており、例えば、データバス・アドレスバス等
にパリティビットが付加されているが、該パリティビッ
トの付加されているデータ，アドレスを受信した側にお
いて、パリティエラーとなったとき、必ずしも、データ
が異常であるとは限らない。
バスのチェック方式に関する。最近のデータ処理装置の
オンライン化動向に伴い、データ処理装置の高信頼度化
が図られており、例えば、データバス・アドレスバス等
にパリティビットが付加されているが、該パリティビッ
トの付加されているデータ，アドレスを受信した側にお
いて、パリティエラーとなったとき、必ずしも、データ
が異常であるとは限らない。
【０００２】即ち、パリティビットのみエラーであるこ
とがあることから、これを検出することができれば、よ
り信頼度の高いデータ処理装置を構築することができる
。
とがあることから、これを検出することができれば、よ
り信頼度の高いデータ処理装置を構築することができる
。
【０００３】
【従来の技術】図２は、従来のデータバス・アドレスバ
スのチェック方式を説明する図であり、（ａ） は送信
側の構成例を示し、（ｂ） は受信側の構成例を示して
いる。
スのチェック方式を説明する図であり、（ａ） は送信
側の構成例を示し、（ｂ） は受信側の構成例を示して
いる。
【０００４】本図から明らかなように、従来のデータバ
ス・アドレスバスのチェック方式では、例えば、データ
を８ビット単位に分割してパリティビットを生成し、該
生成したパリティビットを付加して送信し、受信側では
、該受信した８ビット単位のデータと、それぞれのデー
タに付加されているパリティビットとを用いて、８ビッ
ト単位のパリティチェックを行い、パリティエラーを検
出すると、データ全体のエラーとしてエラー処理に入る
ように動作していた。
ス・アドレスバスのチェック方式では、例えば、データ
を８ビット単位に分割してパリティビットを生成し、該
生成したパリティビットを付加して送信し、受信側では
、該受信した８ビット単位のデータと、それぞれのデー
タに付加されているパリティビットとを用いて、８ビッ
ト単位のパリティチェックを行い、パリティエラーを検
出すると、データ全体のエラーとしてエラー処理に入る
ように動作していた。
【０００５】
【発明が解決しようとする課題】従って、データビット
が正常でも、パリティビットのみがエラー、即ち、パリ
ティビット落ち，又は、パリティビット増しがあると、
パリティエラーとして、異常通知が行われ、異常処理に
入っていた。
が正常でも、パリティビットのみがエラー、即ち、パリ
ティビット落ち，又は、パリティビット増しがあると、
パリティエラーとして、異常通知が行われ、異常処理に
入っていた。
【０００６】本発明は上記従来の欠点に鑑み、データバ
ス・アドレスバス等のパリティビットとデータビットの
、それぞれの良否を判定し、パリティビットがエラーと
きには、データを正常とするチェック方式を提供するこ
とを目的とするものである。
ス・アドレスバス等のパリティビットとデータビットの
、それぞれの良否を判定し、パリティビットがエラーと
きには、データを正常とするチェック方式を提供するこ
とを目的とするものである。
【０００７】
【課題を解決するための手段】上記の問題点は下記の如
くに構成したデータバス・アドレスバスのチェック方式
によって解決される。
くに構成したデータバス・アドレスバスのチェック方式
によって解決される。
【０００８】データバス・アドレスバス等に複数個のパ
リティビットを付加しているデータ処理装置において、
送信側の複数個のパリティ発生回路 １から生成される
パリティビットのチェックビット■を生成して送信し、
受信側において、該データバス・アドレスバスのパリテ
ィチェックをした結果がエラーで、上記チェックビット
■によるパリティビットのチェック結果が正常なとき、
データエラーとし、該チェックビット■によるパリティ
ビットのチェック結果がエラーであったとき、データを
正常と判定するように構成する。
リティビットを付加しているデータ処理装置において、
送信側の複数個のパリティ発生回路 １から生成される
パリティビットのチェックビット■を生成して送信し、
受信側において、該データバス・アドレスバスのパリテ
ィチェックをした結果がエラーで、上記チェックビット
■によるパリティビットのチェック結果が正常なとき、
データエラーとし、該チェックビット■によるパリティ
ビットのチェック結果がエラーであったとき、データを
正常と判定するように構成する。
【０００９】
【作用】即ち、本発明においては、データの送信側にお
いて、例えば、データ８ビット毎に、パリティビットを
生成して付加し送信する際、該８ビット毎のパリティビ
ットの排他的論理和をとったものを該パリティビットの
チェックビット■として、それをデータに付加して送信
する。
いて、例えば、データ８ビット毎に、パリティビットを
生成して付加し送信する際、該８ビット毎のパリティビ
ットの排他的論理和をとったものを該パリティビットの
チェックビット■として、それをデータに付加して送信
する。
【００１０】該データを受信した側では、該データに対
するパリティチェックをすると共に、上記チェックビッ
ト■と，該データに付加されているパリティビットとの
排他的論理和をとって、パリティビットのチェックを行
う。
するパリティチェックをすると共に、上記チェックビッ
ト■と，該データに付加されているパリティビットとの
排他的論理和をとって、パリティビットのチェックを行
う。
【００１１】若し、データに関するパリティエラーが検
出されて、該パリティビットのエラーが検出されなかっ
た場合、即ち、正常なときには、データエラーとするが
、該パリティビットのエラーが検出されたときは、デー
タは正常と判定する。
出されて、該パリティビットのエラーが検出されなかっ
た場合、即ち、正常なときには、データエラーとするが
、該パリティビットのエラーが検出されたときは、デー
タは正常と判定する。
【００１２】このように、データビットと，パリティビ
ットとの正常性を判定することにより、パリティビット
のみが異常なデータは正常と扱うことができ、無駄な異
常処理に入ることを回避でき、データ処理システムの信
頼度を向上させることができる効果がある。
ットとの正常性を判定することにより、パリティビット
のみが異常なデータは正常と扱うことができ、無駄な異
常処理に入ることを回避でき、データ処理システムの信
頼度を向上させることができる効果がある。
【００１３】
【実施例】以下本発明の実施例を図面によって詳述する
。図１は本発明の一実施例を示した図であり、（ａ）
は送信側を示し、（ｂ） 受信側を示している。
。図１は本発明の一実施例を示した図であり、（ａ）
は送信側を示し、（ｂ） 受信側を示している。
【００１４】本発明においては、データバス・アドレス
バス等に複数個のパリティビットを付加しているデータ
処理装置において、送信側の複数個のパリティ発生回路
から生成されるパリティビットのチェックビット■を生
成して送信し、受信側において、該データバス・アドレ
スバスのパリティチェックをした結果がエラーで、上記
チェックビット■によるパリティビットのチェック結果
が正常であったとき、データエラーとし、該チェックビ
ット■によるパリティビットのチェック結果がエラーで
あったとき、データを正常と判定する手段 １，２，３
，４，５が本発明を実施するのに必要な手段である。尚
、全図を通して同じ符号は同じ対象物を示している。
バス等に複数個のパリティビットを付加しているデータ
処理装置において、送信側の複数個のパリティ発生回路
から生成されるパリティビットのチェックビット■を生
成して送信し、受信側において、該データバス・アドレ
スバスのパリティチェックをした結果がエラーで、上記
チェックビット■によるパリティビットのチェック結果
が正常であったとき、データエラーとし、該チェックビ
ット■によるパリティビットのチェック結果がエラーで
あったとき、データを正常と判定する手段 １，２，３
，４，５が本発明を実施するのに必要な手段である。尚
、全図を通して同じ符号は同じ対象物を示している。
【００１５】以下、図１によって、本発明のデータバス
・アドレスバスのチェック方式を説明する。本実施例に
おいては、例えば、データ８ビット（ＤＢ００ 〜ＤＢ
０７，ＤＢ０８ 〜ＤＢ１５） 毎にパリティ発生回路
（ＰＧ） １を設けるものとする。又、パリティの生成
は、例えば、奇数パリティとしている。
・アドレスバスのチェック方式を説明する。本実施例に
おいては、例えば、データ８ビット（ＤＢ００ 〜ＤＢ
０７，ＤＢ０８ 〜ＤＢ１５） 毎にパリティ発生回路
（ＰＧ） １を設けるものとする。又、パリティの生成
は、例えば、奇数パリティとしている。
【００１６】先ず、（ａ） 図の送信側において、各パ
リティ発生回路（ＰＧ ＯＤＤ） １から奇数パリティ
のパリティビット（ＤＢＰＵ，ＤＢＰＬ） が出力され
る。本発明においては、該生成されたパリティビット（
ＤＢＰＵ，ＤＢＰＬ） の、例えば、排他的論理和を、
チェックビット生成回路 ２でとった信号を、パリティ
ビットのチェックビット（ＣＨＫ ＢＩＴ） ■とする
。
リティ発生回路（ＰＧ ＯＤＤ） １から奇数パリティ
のパリティビット（ＤＢＰＵ，ＤＢＰＬ） が出力され
る。本発明においては、該生成されたパリティビット（
ＤＢＰＵ，ＤＢＰＬ） の、例えば、排他的論理和を、
チェックビット生成回路 ２でとった信号を、パリティ
ビットのチェックビット（ＣＨＫ ＢＩＴ） ■とする
。
【００１７】次に、（ｂ） 図に示した受信側の回路で
は、パリティチェック回路（ＰＣ ＥＶＮ） ３におい
て、偶数パリティをとることで、パリティチェックがで
きる。該パリティチェックでエラーが検出されると、フ
リップフロップ（ＦＦ１） ３１が“オン”となり、本
発明のデータパリティエラーフリップフロップ（ＦＦ２
） ５ のクロックとして入力される。
は、パリティチェック回路（ＰＣ ＥＶＮ） ３におい
て、偶数パリティをとることで、パリティチェックがで
きる。該パリティチェックでエラーが検出されると、フ
リップフロップ（ＦＦ１） ３１が“オン”となり、本
発明のデータパリティエラーフリップフロップ（ＦＦ２
） ５ のクロックとして入力される。
【００１８】一方、パリティビットチェック回路 ４に
おいて、上記送信側から送られてきたパリティビット（
ＤＢＰＵ，ＤＢＰＬ） と， チェックビット（ＣＨＫ
ＢＩＴ） ■とを用いて、該パリティビットの正常性
をチェックする。
おいて、上記送信側から送られてきたパリティビット（
ＤＢＰＵ，ＤＢＰＬ） と， チェックビット（ＣＨＫ
ＢＩＴ） ■とを用いて、該パリティビットの正常性
をチェックする。
【００１９】具体的には、上記パリティビット（ＤＢＰ
Ｕ，ＤＢＰＬ） を排他的論理和回路 ４１ でチェッ
クを行い、このチェック信号ａと、上記チェックビット
（ＣＨＫ ＢＩＴ） ■とを、ナンド回路（ＮＡＮＤ１
〜３）で判定する。
Ｕ，ＤＢＰＬ） を排他的論理和回路 ４１ でチェッ
クを行い、このチェック信号ａと、上記チェックビット
（ＣＨＫ ＢＩＴ） ■とを、ナンド回路（ＮＡＮＤ１
〜３）で判定する。
【００２０】即ち、上記パリティビット（ＤＢＰＵ，Ｄ
ＢＰＬ） が、それぞれ、“００，０１，１０，１１
”であると、上記チェックビット（ＣＨＫ ＢＩＴ）
■は“０１１０”である。又、受信側で、上記送信側か
ら送られてきたパリティビット（ＤＢＰＵ，ＤＢＰＬ）
を排他的論理和回路（ＥＯＲ） ４１で排他的論理和
をとると、“０１１０”となる。
ＢＰＬ） が、それぞれ、“００，０１，１０，１１
”であると、上記チェックビット（ＣＨＫ ＢＩＴ）
■は“０１１０”である。又、受信側で、上記送信側か
ら送られてきたパリティビット（ＤＢＰＵ，ＤＢＰＬ）
を排他的論理和回路（ＥＯＲ） ４１で排他的論理和
をとると、“０１１０”となる。
【００２１】この信号と、上記送信側から送られてきた
チェックビット（ＣＨＫ ＢＩＴ） ■とを、ナンド回
路（ＮＡＮＤ１〜３）でナンド条件で判定すると、ナン
ド回路（ＮＡＮＤ２） の出力は、該パリティビット（
ＤＢＰＵ，ＤＢＰＬ） が正常であると、必ず“０”と
なる。
チェックビット（ＣＨＫ ＢＩＴ） ■とを、ナンド回
路（ＮＡＮＤ１〜３）でナンド条件で判定すると、ナン
ド回路（ＮＡＮＤ２） の出力は、該パリティビット（
ＤＢＰＵ，ＤＢＰＬ） が正常であると、必ず“０”と
なる。
【００２２】従って、データパリティエラーフリップフ
ロップ（ＦＦ２） ５へのデータ入力は、“１”となる
。若し、該パリティビットが異常であると、該データパ
リティエラーフリップフロップ（ＦＦ２） ５ へのデ
ータ入力は“０”となる。
ロップ（ＦＦ２） ５へのデータ入力は、“１”となる
。若し、該パリティビットが異常であると、該データパ
リティエラーフリップフロップ（ＦＦ２） ５ へのデ
ータ入力は“０”となる。
【００２３】従って、パリティビット（ＤＢＰＵ，ＤＢ
ＰＬ） が異常であると、該データパリティエラーフリ
ップフロップ（ＦＦ２） ５ はセットされることはな
いが、該パリティビット（ＤＢＰＵ，ＤＢＰＬ） が正
常であって、上記データビットに対するパリティチェッ
ク回路（ＰＣ ＥＶＮ） ３でパリティエラーが検出さ
れていると、該データパリティエラーフリップフロップ
（ＦＦ２） ５ が“オン”にセットされ、データパリ
ティエラーと判定される。
ＰＬ） が異常であると、該データパリティエラーフリ
ップフロップ（ＦＦ２） ５ はセットされることはな
いが、該パリティビット（ＤＢＰＵ，ＤＢＰＬ） が正
常であって、上記データビットに対するパリティチェッ
ク回路（ＰＣ ＥＶＮ） ３でパリティエラーが検出さ
れていると、該データパリティエラーフリップフロップ
（ＦＦ２） ５ が“オン”にセットされ、データパリ
ティエラーと判定される。
【００２４】即ち、パリティビットが異常であると、該
データパリティエラーフリップフロップ（ＦＦ２） ５
が“オン”にセットされることはない。即ち、データ
が正常と判定される。
データパリティエラーフリップフロップ（ＦＦ２） ５
が“オン”にセットされることはない。即ち、データ
が正常と判定される。
【００２５】このように、本発明においては、データビ
ットと，パリティビットの判定を行うことで、パリティ
ビットが異常なデータは、正常と扱うことができる効果
がある。
ットと，パリティビットの判定を行うことで、パリティ
ビットが異常なデータは、正常と扱うことができる効果
がある。
【００２６】上記の実施例はデータバスを例にして説明
したが、アドレスバスであっても、同じようにチェック
できることはいうまでもないことである。
したが、アドレスバスであっても、同じようにチェック
できることはいうまでもないことである。
【００２７】
【発明の効果】以上、詳細に説明したように、本発明の
データバス・アドレスバスのチェック方式は、データバ
ス・アドレスバス等に複数個のパリティビットを付加し
ているデータ処理装置において、送信側の複数個のパリ
ティ発生回路から生成されるパリティビットのチェック
ビット■を生成して送信し、受信側において、該データ
バス・アドレスバスのパリティチェックをした結果がエ
ラーで、上記チェックビット■によるパリティビットの
チェック結果が正常であったとき、データエラーとし、
該チェックビット■によるパリティビットのチェック結
果がエラーであったとき、データを正常と判定するよう
にしたものであるので、パリティビットが異常なデータ
を正常と扱うことができ、データ処理システムの信頼度
を向上させることができる効果がある。
データバス・アドレスバスのチェック方式は、データバ
ス・アドレスバス等に複数個のパリティビットを付加し
ているデータ処理装置において、送信側の複数個のパリ
ティ発生回路から生成されるパリティビットのチェック
ビット■を生成して送信し、受信側において、該データ
バス・アドレスバスのパリティチェックをした結果がエ
ラーで、上記チェックビット■によるパリティビットの
チェック結果が正常であったとき、データエラーとし、
該チェックビット■によるパリティビットのチェック結
果がエラーであったとき、データを正常と判定するよう
にしたものであるので、パリティビットが異常なデータ
を正常と扱うことができ、データ処理システムの信頼度
を向上させることができる効果がある。
【図１】本発明の一実施例を示した図
【図２】従来のデータバス・アドレスバスのチェック方
式を説明する図
式を説明する図
１ パリティ発生回路（ＰＧ ０ＤＤ）
２ チェックビット生成回路 ３ パリティチェック回路（ＰＣ ＥＶＮ）３１
フリップフロップ（ＦＦ１） ４ パリティビッ
トチェック回路 ４１ 排他的論理和回路（Ｅ
ＯＲ）
２ チェックビット生成回路 ３ パリティチェック回路（ＰＣ ＥＶＮ）３１
フリップフロップ（ＦＦ１） ４ パリティビッ
トチェック回路 ４１ 排他的論理和回路（Ｅ
ＯＲ）
Claims (1)
- 【請求項１】データバス・アドレスバス等に複数個のパ
リティビットを付加しているデータ処理装置において、
送信側の複数個のパリティ発生回路（１） から生成さ
れるパリティビットのチェックビット （■） を生成
して送信し、受信側において、該データバス・アドレス
バスのパリティチェックをした結果がエラーで、上記チ
ェックビット （■） によるパリティビットのチェッ
ク結果が正常なとき、データエラーとし、該チェックビ
ット （■） によるパリティビットのチェック結果が
エラーであったとき、データを正常と判定することを特
徴とするデータバス・アドレスバスのチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2405579A JPH04222028A (ja) | 1990-12-25 | 1990-12-25 | データバス・アドレスバスのチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2405579A JPH04222028A (ja) | 1990-12-25 | 1990-12-25 | データバス・アドレスバスのチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04222028A true JPH04222028A (ja) | 1992-08-12 |
Family
ID=18515184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2405579A Pending JPH04222028A (ja) | 1990-12-25 | 1990-12-25 | データバス・アドレスバスのチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04222028A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59110098A (ja) * | 1982-12-14 | 1984-06-25 | Seiko Instr & Electronics Ltd | デ−タ記憶装置の誤り訂正装置 |
| JPS63268053A (ja) * | 1987-04-24 | 1988-11-04 | Nec Corp | バス制御装置 |
-
1990
- 1990-12-25 JP JP2405579A patent/JPH04222028A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59110098A (ja) * | 1982-12-14 | 1984-06-25 | Seiko Instr & Electronics Ltd | デ−タ記憶装置の誤り訂正装置 |
| JPS63268053A (ja) * | 1987-04-24 | 1988-11-04 | Nec Corp | バス制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961126 |