JPH04188821A - 半導体基板およびその製造方法 - Google Patents

半導体基板およびその製造方法

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JPH04188821A
JPH04188821A JP2319511A JP31951190A JPH04188821A JP H04188821 A JPH04188821 A JP H04188821A JP 2319511 A JP2319511 A JP 2319511A JP 31951190 A JP31951190 A JP 31951190A JP H04188821 A JPH04188821 A JP H04188821A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は発光素子あるいは電子素子などの半導体素子に
用いられる半導体基板に関するものである。
〔従来の技術〕
従来、ＧａＡｓ等のｍ−ｖ族化合物半導体素子を形成す
る場合、ＧａＡｓ単結晶基板上にエピタキシャル成長さ
せることにより形成している。しかし、このような単結
晶基板上でのエピタキシャル成長では、単結晶基板の材
料による制約があり大面積化、３次元集積化が不可能と
なっている。
これに対し、光並列処理などに用いられる大面積アレー
や３次元光集積回路に対する要求が強まり、単結晶の非
晶質基板上への成長技術が望まれている。この非晶質基
板上へ単結晶を成長する技術として選択核形成法（特開
昭６３−２３７５１７号公報）がある。
選択核形成法とは、非晶質あるいは多結晶である核形成
密度の小さい非核形成面と、単一核のみより結晶成長す
るに充分小さい面積を有し、該非核形成面の核形成密度
より大きい核形成密度を有する非晶質あるいは多結晶で
ある核形成面とを隣接して配された自由表面を有する基
板に、結晶成長処理を施して該単一核より単結晶を成長
させるものである。
そして、この選択核形成法を用いた第２図に示す半導体
素子がある。
〔発明が解決しようとしている課題〕
しかしながら上記発光素子は、第２図のように絶縁膜を
挟んでｎ側電極とｎ側電極とが重なり合うため、絶縁膜
のピンホールによる電極の導通が生じたり、基板表面と
素子が段差を持つために電極の断線が生じることもある
。また、コンタクトホールにより１つの電極を取るため
に抵抗のばらつきが生じ、素子特性がばらつく場合があ
る。
〔課題を解決するための手段〕
上記課題を解決するために本発明では基板に凹部を形成
し、凹部底面の単結晶島を核としてｐ型、ｎ型半導体を
連続的に形成し、ｐ型、ｎ型半導体ともに凹部輪郭に接
するように、単結晶島位置および成長時間を制御し、ｐ
型、ｎ型半導体ともに基板表面に露出し、かつともに基
板表面で凹部輪郭に接するように平坦化を行う。
〔作用〕
本発明では電極の分離が、絶縁膜を介した空間的な分離
ではなく、平面的な分離が可能であるため、電極間の導
通という問題が解決でき、かつ基板表面と素子との段差
による電極断線を抑えることができる。
〔実施態様例〕
第１図（ａ）； Ｓｉ単結晶基板、ＧａＡｓ単結晶基板等の半導体単結晶
基板あるいは石英基板、セラミック基板等の非晶質基板
あるいはＷ基板、Ｔｉ基板等の高融点金属基板等の耐熱
基板■に凹みを形成する。
凹みの大きさは短辺をａ、長辺をｂ１深さをｄとすると
一般にはａ＜１００．ｃｚｍ、ｂ＜２００μｍｄ〈５０
μｍで、望ましくはａ＜８０μｍ、’ｂ＜１５０μｍ、
ｄ＜３０μｍで、最適にはａ＜５０μｍ。
ｂ＜１００μｍＳｄ＜２０μｍとする。凹みを形成する
手法としてはホトリソグラフィによりパターンを形成し
、ウェットエツチング、ドライエツチング等により、基
板表面に凹みを形成する。つぎに基板表面の熱酸化処理
あるいは蒸着、スパッタ等により基板表面に核形成密度
の低い５ｉ１０２、ＳｉＮｘ等の非単結晶質（非核形成
面）■を形成する。
あるいは第１図（ｇ）のように石英基板等の基板自体が
非核形成面となりつる耐熱性基板にホトリソグラフィに
よりパターンを形成し、ウェットエツチング、ドライエ
ツチング等により、基板表面に凹みを形成しても良い。
ま、た、ここで、凹みの形状は長方形に限らず、他の形
状でも良い。
第１図（ｂ）； ５ｉ０２．ＳｉＮｘ等の非単結晶質（非核形成面）■上
に核形成密度が大きいＡ　１２０３、Ｔａ２０５等の非
単結晶質をＥＢ（電子ビーム）蒸着抵抗加熱蒸着等によ
り形成する。その後、凹み底部に非単結晶質の微細な領
域（核形成面）■（一般には１０μｍ四方以下、望まし
くは６μｍ四方以下、最適には２μｍ四方以下）を残し
、ＲＩＢＥ（リアクティブオンビームエツチング）、Ｉ
ＢＥ　（イオンビームエツチング）等により除去する。
あるいは、Ａｌ、Ａｓ等のイオンを凹部底面にＦＩＢ（
フォーカスイオンビーム）により注入し核形成面として
も良い。あるいは、凹部底面に微細な領域を残し、他の
部分にマスクをし、基板表面にＡＩ、Ａｓ等のイオンを
打ち込み、マスクを除去し、凹部底面の微細な領域のみ
核形成密度を増加させても良い。
ここで、核形成面の位置は凹部形状が円である場合のみ
中心からずれ、凹部形状が円以外の形を取る場合は核形
成面は凹部底面の任意の位置をとれる。
ここで、非核形成面で凹みを形成し、凹部底面に核形成
面を形成する方法として、第１図（ｈ）のようにしても
良い。耐熱性基板に核形成密度が大きいＡ　ｌ　２０３
、Ｔ　ａ　２０　ｓ等の非単結晶質を堆積させ、次に５
ｉＣ）ｚ、ＳｉＮｘ等の非単結晶質を堆積させる。堆積
法としては、ＥＢ無蒸着抵抗加熱蒸着、スパッタ等が用
いられる。つぎに、核形成面が基板表面に露出しないよ
うに凹みを形成し、凹部底面に非核形成面を取り去るこ
とにより、核形成面を露出させる方法でも良い。
第１図（Ｃ）； 非核形成面と核形成面の核形成密度の差を利用して、気
相堆積法を用いて、選択核形成法（特開昭６３−２３７
５１７号公報）により半導体単結晶を形成する。
つぎにこの半導体単結晶を核としてｐ型あるいはｐ型の
半導体■を成長させる。
ここで用いられるｍ−ｖ族化合物半導体原料はＴＭＧ（
トリメチルガリウム）、ＴＥＧ（トリエチルガリウム）
やＴＭＡＯリメチルアルミニウム）、ＴＥＡ（トリエチ
ルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）
　、ＴＥＩｎ　（トリエチルインジウム）とＴＢＡｓ　
（ターシャルブチルアルシン）、ＴＭＡＳ　（トリメチ
ルアルシン）　、ＴＥＡｓ（トリエチルアルシン）、Ｄ
ＭＡ５（ジメチルアルシン）、ＤＥＡｓ（ジエチルアル
シン）　、ＡｓＨ３、ＴＢＰ　（ターシャルブチルホス
フィン’）　、ＴＭＰ（トリメチルホスフィン）、ＴＥ
Ｐ（トリエチルホスフィン）、ＰＨ３、ＮＨ３等の原料
およびドーピング原料としてはＤＭＳｅ（ジメチルセレ
ン）、ＤＥＳｅ　（ジエチルセレン）、ＤＭＴｅ（ジメ
チルテルル）、ＤＥＴｅ（ジエチルテルル）、ＳｉＨ４
、ＤＥＺｎ　（ジエチルセング）　、ｃｐ２Ｍｇ、Ｍｅ
　ｃｐ２Ｍｇ等を用いて行う。
ＩＩ−ＶＩ族化合物半導体原料としては、ＤＭＣｄ（ジ
メチルカドニウム）、ＤＥＣｄ（ジエチルカドニウム）
　、ＤＭＨｇ　（ジメチル水銀）、ＤＥＨｇ（ジエチル
水銀）、ＴＭＳｂ（トリメチルアンチ−ｖ−ン）　、Ｄ
ＭＳｅ、ＤＥＳｅ、ＤＭＴｅＳ　ＤＥＴｅ。
ＤＭＺｎ、ＤＥＺｎ等の原料およびドーピング原料とし
てはＴＢＰ、ＴＭＰ、ＰＨ３、ＴＭＧ、ＴＥＧ。
ＴＭＡ、ＴＥＡ等を用いる。
ＩＶ族半導体原料としては、ＳｉＨ４、Ｓ　ｉ　２Ｈ６
、ＧｅＨ４、ＣＨ２、ＣＨ４等の原料およびドーピング
原料としてはＴＢＰ、ＴＭＰ、ＰＨ３、Ｂ　２Ｈ６を用
いて行う。
以下に、気相堆積法を用いた半導体素子作成法を説明す
る。
成長条件として、成長温度はｍ−ｖ族化合物半導体の場
合には５００〜１２００゜Ｃであり窒化物の場合には８
００〜１２００．Ｃである。■−■族半導体の成長温度
は１５０〜７５０゜Ｃであり、ＩＶ族半導体の場合は８
００〜１２００゜Ｃで行う。圧力は一般には８０Ｔｏ　
ｒ　ｒ以下、望ましくは３０Ｔｏ　ｒ　ｒ以下、最適に
は２０Ｔｏ　ｒ　ｒ以下で行う。成長時間は核形成面に
一番近い凹み周辺までｐ型あるいはｎ型半導体単結晶が
到達し、凹み周辺の２点で２つに分けられる凹み周辺の
一方が埋め尽くされる時間より長く、凹みがすべて埋ま
ってしまうより短い時間で行う。
第１図（ｄ）； つぎにドーピング原料を変化させ、第１図（Ｃ）におい
て形成した半導体と反対の導電型を持つｐ型あるいはｐ
型の半導体■を成長させ、凹み全体を埋める。成長条件
は第１図（ｃ）と同様である。
第１図（ｅ）； Ｓｉ、Ａ１２Ｃｈ等の研磨材を用いたメカニカル研磨あ
るいはブロムメタノール等を用いたメカノケミカル研磨
等の手法により、基板表面まで平坦化し、素子構造内部
を露出させる。
第１図（ｆ）； ｎ型半導体電極およびｎ型半導体電極とする金属■、■
を抵抗加熱蒸着法、スパッタ法、ＥＢ（電子ビーム）蒸
着法およびホトリソグラフィとＲＩＢＥ。
ＩＢＥ等のドライエツチングあるいはウェットエツチン
グ等のエツチングあるいはリフトオフを用いて、ｎ型半
導体上にＰ型半導体とオーミックが取れる電極を、ｎ型
半導体上にｎ型半導体とオーミックが取れる電極を形成
して電子素子あるいは発光素子などの半導体素子とする
。
〔実施例１〕 第３図（ａ）； ５ｉ０２基板（非核形成面）■表面に、短辺ａ＝１０μ
ｍ、長辺ｂ＝２０μｍ、深さｄ＝５μｍの凹みをホトリ
ソグラフィおよび２％のフッ酸によるウエットエチング
により５０μｍ間隔のマトリクス状に形成した。
第３図（ｂ）； つぎにＡｊ？２０３（核形成面）＠ｌをＥＢ（電子ビー
ム）蒸着により形成した。ここで蒸着はＩ　Ｘ　Ｉ　Ｏ
−’Ｔｏｒｒまで真空にし、酸素を１０ｃｃ／ｍｉｎ。
供給して行った。その後、ホトリソグラフィにより凹み
底面に中心から短辺方向に５μｍずれた位置に、ＡＩ！
２０ｘ＠’の微細な領域（２μｍ四方）を残し、他の部
分をＨ２ＳＯ４：Ｈ２０□：Ｈ２０＝１：１：２により
ウェットエツチングで除去した。
第３図（Ｃ）； ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ　（ｎ−１Ｘ　１
０”　ｃ　ｍ−５）■を成長させた。成長はＴＭＧ（２
，４Ｘ１０−’ｍｏ　Ｉ／ｍｉ　ｎ）　、ＡＳＨ３（１
，８ｘ　ｌ　Ｏ−５ｍｏ　］　／ｍ　ｉ　ｎ、　）およ
びドーピング原料として５ｉＨ４（８，９ｘｌＯ−’ｍ
ｏｌ／ｍｉｎ、）を供給し、キャリアガスとしてＨ２を
１０１／ｍｉｎ。
供給して行った。また、基板温度は６７０°Ｃ１圧力は
２０Ｔｏ　ｒ　ｒで行った。成長時間は４０分で行った
。
第３図（ｄ）： つぎにドーピング原料を変化させ、ｎ型ＧａＡｓ（ｎ＝
１ｘｌＯ”ｃｍ−’）＠を成長させ、凹み全体を埋めた
。ここで、成長はＴＭＧ　（２，４ｘ　１０−’ｍｏ］
／ｍｉｎ、）　、ＡＳＨ３（１，８Ｘ１０−’ｍｏＩ／
ｍｉｎ、）およびドーピング原料としてＤＥＺｎ（Ｉ　
Ｘ　１０”ｍｏ　ｌ／ｍ　ｉ　ｎ、　）　Ｈ２を１０１
／ｍｉｎ。
を用いて行った。また、成長温度は６７０°Ｃで行い、
圧力は２０Ｔｏｒｒで行った。成長時間は５０分間行っ
た。
第３図（ｅ）； Ｓ　１ＳＡ１２０３等の研磨材を用い、メカニカル研磨
の手法により、基板表面まで平坦化し、素子構造内部を
露出させた。
第３図（ｆ）： Ｃｒ／Ａｕ５ＡｕＧｅ等の電極とする金属０、［相］を
抵抗加熱蒸着法、スパッタ法、ＥＢ（電子ビーム）蒸着
法およびホトリソグラフィとＲＩＢＥ。
ＩＢＥ等のドライエツチングあるいはウェットエツチン
グ等のエツチングあるいはリフトオフを用いて、ｎ型Ｇ
ａＡｓ上にＣｒ　／　Ａ　ｕ電極を、ｎ型ＧａＡｓ上に
ＡｕＧｅ電極を形成して電子素子あるいは発光素子など
の半導体素子とした。
以上のようにして、ＧａＡｓダイオードを作成し、素子
特性を評価した。導通していたのは１．１％であり、ま
た、断線している素子は３％であった。これに対して、
従来法により作成した場合の導通素子２％、断線素子５
％と比較すると、導通した素子、断線した素子が半分程
度に減少できた。
〔実施例２〕 第４図（ａ）； Ｓｉ基板［相］表面に、短辺ａ＝１０μｍ１長編ｂ＝２
０μｍ、深さｄ＝５．ｃｚｍの凹みを１００μｍ間隔で
、ホトリソグラフィおよびＣＦ４を用いたドライエツチ
ングにより形成した。その後、第４図（ｂ）； つぎにＡ１２０３（核形成面）＠ｌをＥＢ（電子ビーム
）蒸着により形成した。ここで蒸着は１×１０−Ｔｏｒ
ｒまで真空にし、酸素を１０ｃｃ／ｍｉｎ。
供給して行った。その後、ホトリングラフィによし、他
の部分をＨ２ＳＯ４：　Ｈ２Ｏ２：　Ｈ，２０＝１　：
１：２によりエウットエッチングで除去した。
第４図（Ｃ）； ＭＯＣＶＤ法を用いて、ｎ型ＡｌＧａＡｓ　（ｎ＝　ｌ
　Ｘ　１０”　ｃ　ｍ−”）＠を成長させた。成長はＴ
ＭＧ　（１，５Ｘ１０−’ｍｏｌ／ｍｉｎ、）　、ＴＭ
Ａ（０，９ｘｌ　Ｏ−’ｍｏ　Ｉ／ｍｉ　ｎ、）　、Ａ
ＳＨ３（１，８ｘ　ｌ　Ｏ−’ｍｏ　Ｉ／ｍ　ｉ　ｎ、
　）およびドーピング原料として５ｉＨ４（８，９ＸＩ
Ｏ−ｍ０１／ｍｉｎ、）を供給し、キャリアガスとして
Ｈ２を１０１／ｍｉｎ、供給して行う。また、基板温度
は６７０°Ｃ１圧力は２０Ｔｏｒｒで行った。成長時間
は４０分で行った。
第４図（ｄ）： つぎにＧａＡｓ＠を成長させた。成長はＴＭＧ（２，４
ｘｌ　Ｏ−’ｍｏ　ｌ／ｍｉ　ｎ、　）　、ＡｓＨ３（
１，８Ｘ　１０”ｍｏ　］／ｍ　ｉ　ｎ、　）　Ｈ２を
１０１／ｍｉｎ。
を用いて行った。また、成長温度は６７０°Ｃで行い、
圧力は２０Ｔｏ　ｒ　ｒで行った。成長時間は３分間行
った。
第４図（ｅ）； ｐ型Ａｊ！ＧａＡｓ　（ｎ＝１ｘｌＯ”ｃｍ−’）＠を
成長させた。成長はＴＭＧ　（１，５×１０−’ｍｏ　
ｌ／ｍｉｎ、）　、ＴＭＡ　（０，９ｘｌＯ”ｍｏｌ／
ｍｉｎ、）、ＡｓＨ３（１，８ｘｌＯ−’ｍｏｌ／ｎｉ
ｍ、）およびドーピング原料としてＤＥＺｎ　（８，９
ｘｌＯ−６ｍｏ　ｌ／ｍ　ｉ　ｎ、）を供給し、キャリ
アガスとしてＨ２を１０１／ｍｉｎ、供給して行った。
また、基板温度は６７０’Ｃ１圧力は２０Ｔｏｒｒで行
った。成長時間は５０分で行った。
第４図（ｆ）； ｓ　ｊ、Ａ　１ｚ０３等の研磨材を用い、メカニカル研
磨の手法により、基板表面まで平坦化し、素子構造内部
を露出させた。
第４図（ｇ）： Ｃｒ／Ａｕ、ＡｕＧｅ等の電極とする金属■、Ｏを抵抗
加熱蒸着法、スパッタ法、ＥＢ（電子ビーム）蒸着法お
よびホトリソグラフィとＲＩＢＥ。
ＩＢＥ等のドライエツチングあるいはウェットエツチン
グ等のエツチングあるいはリフトオフを用いてｎ型Ｇａ
Ａｓ上にＣｒ／Ａｕ電極を、ｎ型ＧａＡｓ上にＡｕＧｅ
電極を形成して、発光素子とした。
以上のようにして、発光素子を作成し、発光特性を評価
した。従来法により作成した発光素子との比較を第５図
に示す。従来法の場合にはコンタクト抵抗のばらつきに
より素子特性がばらついていたが、第５図に示すように
発光強度のばらつきを抑えることができた。
〔実施例３〕 第６図（ａ）； ８１０２基板（非核形成面）■表面に、−辺１０μｍ、
深さ５μｍの正方形の凹みを５０μｍ間隔で、ホトリソ
グラフィおよび２％のフッ酸によるウェットエツチング
により形成した。
第６図（ｂ）； つぎにＡＡ’２０３（非核形成面）０をＥＢ（電子ビー
ム）蒸着により形成した。ここで蒸着は１×１０”Ｔｏ
　ｒ　ｒまで真空にし、酸素を１０ｃｃ／ｍｉｎ。
供給して行った。その後、ホトリングラフィにより凹み
底面の中心に、Ａ　ｌ　２０３［相］の微細な領域（２
μｍ）を残し、他の部分をＨ２Ｓ　Ｏ−：　Ｈ２０２：
Ｈ２０＝１　：　１　：　２によりウェットエツチング
で除去した。
第６図（Ｃ）： ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ　（ｎ−１Ｘ　１
０”　ｃ　ｍ−３）■を成長させた。成長はＴＭＧ（２
，４ｘｌＯ”’ｍｏ　１／ｍｉｎ、）　、ＡｓＨ３（１
，８ｘｌＯ−ｓｍｏｌ／ｍｉｎ、）およびドーピング原
料として５ｉＨ４（８，９ｘｌＯ−’ｍｏｌ／ｍｉｎ、
）を供給し、カヤリアガスとしてＨ２を１０１／ｍｉｎ
　　供給して行った。また、基板温度は６７０°Ｃ１圧
力は２０Ｔｏｒｒで行った。
成長時間は３０分で行った。
第６図（ｄ）； つぎにドーピング原料を変化させ、ｎ型ＧａＡｓ（ｎ＝
１ｘｌＯ”ｃｍ−３）＠を成長させ、凹み全体を埋めた
。ここで、成長はＴＭＧ　（２，４Ｘ　１０−’ｍｏ　
１／ｍ　ｉ　ｎ、　）　ＡＳＨ３（Ｌ、　　８Ｘ　ｌ　
Ｏ−’ｍｏ　ｌ／ｍｉｎ、）およびドーピング原料とし
てＤＥＺｎ（Ｉ　Ｘ　１０−’ｍｏ　Ｉ／ｍ　ｉ　ｎ、
　）　Ｈ２を１０１／ｍｉｎ。
を用いて行った。また、成長温度は６７０６Ｃで行い、
圧力は２０Ｔｏ　ｒ　ｒで行った。成長時間は２０分間
行った。
第６図（ｅ）； Ｓ　ｉ、Ａｌ２Ｏ３等の研磨材を用い、メカニカル研磨
の手法により、基板表面まで平坦化し、素子構造内部を
露出させた。
第６図（ｆ）； Ｃｒ／Ａｕ、ＡｕＧｅ等の電極とする金属０、■を抵抗
加熱蒸着法、スパッタ法、ＥＢ（電子ビーム）蒸着法お
よびホトリソグラフィとＲＩＢＥ。
ＩＢＥ等のドライエツチングあるいはウェットエツチン
グ等のエツチングあるいはリフトオフを用いて、ｎ型Ｇ
ａＡｓ上にＣｒ　／　Ａ　ｕ電極を、ｎ型ＧａＡｓ上に
ＡｕＧｅ電極を形成して電子素子あるいは発光素子など
の半導体とした。
以上のようにして、ＧａＡｓダイオードを作成し素子特
性を評価した。導通していたのは１．６％であり、また
、断線している素子は３．８％であった。これに対して
、従来法により作成した場合の導通素子２％、断線素子
５％と比較すると、導通した素子、断線した素子を減少
できた。
〔発明の効果〕
以上説明したように、電極の導通、断線を抑制すること
ができ、素子性能のばらつきを抑えることができる。ま
た、電極が平面的に分離可能であるので、従来法で必要
であった絶縁層を必ずしも必要とせず、絶縁層形成のた
めのプロセスを省くことができる。
【図面の簡単な説明】
第１図は本発明による半導体素子の工程図、第２図は従
来法による半導体構造図、 第３図は本発明による電子素子の工程図、第４図は本発
明による発光素子の工程図、第５図は本発明と従来法と
の素子性能ばらつきの比較説明図、 第６図は本発明による電子素子の工程図である。 ■・・・電極 ■・・・絶縁膜 ■・・・電極 ■・・・非核形成面 ■・・・耐熱性基板 ■・・・ｐ型あるいはｐ型のＧａＡｓあるいはＡＡＧａ
Ａｓ等 ■・・・ｐ型あるいはｐ型のＧａＡｓあるいはＡ７！Ｇ
ａＡｓ等 ■・・核形成面 ■・・・５ｉ０２基板 ［相］・・・Ａｌ２Ｏ３ ■・・・ｎ型ＧａＡｓ ０・・ｎ型ＧａＡｓ ■・・・Ｃｒ／Ａｕ ０・・ＡｕＧｅ ［相］・・・Ｓｉ基板 ■・・・ＳｉＯ２ ＠−−−ｎ型ＡｆＧａＡｓ ＠・・・ＧａＡｓ ＠−−・ｐ型ＡＩ！ＧａＡｓ ［相］・・・Ｃｒ　／　Ａ　ｕ ■・・・ＡｕＧｅ 第１図 （ｂ） （Ｃ） 第１図 第１霞 （Ｑ） 第３厘 （（Ｊ）） 第３図 （ｅ） 絶、ｌＡ図 第６Ｍ 第６辺 （ｅ）

Claims (3)

    【特許請求の範囲】
  1. （１）基板と、該基板に形成された凹部と、該凹部に結
    晶成長起点より選択的に結晶成長することにより形成さ
    れた第１導電型領域からなる半導体と、該凹部に形成さ
    れた第１導電型領域と反対の反対導電体領域からなる半
    導体を有し、該第１導電型領域および該反対導電体領域
    は、該基板表面に露出し、かつそれぞれの領域が該凹部
    輪郭に接していることを特徴とする半導体基板。
  2. （２）前記半導体基板の形成方法において、前記第１導
    電型領域は、前期凹部底面に形成された結晶成長起点よ
    り選択的に結晶成長されることで形成され、前記反対導
    電型領域は、前記第１導電型領域の選択的結晶成長に続
    き、ドーピング原料を切り換えることで形成され、研磨
    により平坦化されることにより形成されることを特徴と
    する半導体基板製造方法。
  3. （３）前記半導体がIII−Ｖ族化合物半導体であること
    を特徴とする請求項１記載の半導体基板。（４）前記半
    導体がII−VI族化合物半導体であることを特徴とする請
    求項１記載の半導体基板（５）前記半導体がIV族半導体
    であることを特徴とする請求項１記載の半導体基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227338A (ja) * 2007-03-15 2008-09-25 Toyohashi Univ Of Technology 多層構造ウエハーおよびその製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0531957A (ja) * 1991-05-23 1993-02-09 Canon Inc 発光装置、これを用いた光書き込みプリンターヘツド並びに該光書き込みプリンターヘツドによる光プリンター装置
EP1036412A1 (en) 1997-09-16 2000-09-20 Massachusetts Institute Of Technology CO-PLANAR Si AND Ge COMPOSITE SUBSTRATE AND METHOD OF PRODUCING SAME
DE19929542B4 (de) * 1999-06-28 2004-09-23 Institut für Mikroelektronik Stuttgart Stiftung des öffentlichen Rechts Flächige Anordnung von Stimulationselektroden auf einem Chip und Herstellungsverfahren dazu und Verwendung als Retina-Implantat
US6465811B1 (en) * 1999-07-12 2002-10-15 Gore Enterprise Holdings, Inc. Low-capacitance bond pads for high speed devices
JP4310076B2 (ja) * 2001-05-31 2009-08-05 キヤノン株式会社 結晶性薄膜の製造方法
AU2003299568B2 (en) * 2002-11-27 2010-07-22 Ampio Pharmaceuticals, Inc. Treatment of diseases and conditions mediated by increased phosphorylation
KR101047683B1 (ko) * 2005-05-17 2011-07-08 엘지이노텍 주식회사 와이어 본딩이 불필요한 발광소자 패키징 방법
US8044412B2 (en) 2006-01-20 2011-10-25 Taiwan Semiconductor Manufacturing Company, Ltd Package for a light emitting element
FR2984769B1 (fr) * 2011-12-22 2014-03-07 Total Sa Procede de texturation de la surface d'un substrat de silicium, substrat structure et dispositif photovoltaique comportant un tel substrat structure
CN104835884B (zh) * 2015-03-03 2017-09-19 杭州士兰明芯科技有限公司 Led结构及其制作方法、发光方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3411051A (en) * 1964-12-29 1968-11-12 Texas Instruments Inc Transistor with an isolated region having a p-n junction extending from the isolation wall to a surface
JPS60167439A (ja) * 1984-02-10 1985-08-30 Nec Corp 相補型誘電体分離基板の製造方法
JPH0812906B2 (ja) * 1986-07-11 1996-02-07 キヤノン株式会社 光電変換装置の製造方法
JP2651144B2 (ja) * 1987-01-26 1997-09-10 キヤノン株式会社 結晶基材の製造方法
US5176557A (en) * 1987-02-06 1993-01-05 Canon Kabushiki Kaisha Electron emission element and method of manufacturing the same
CA1296816C (en) * 1987-02-28 1992-03-03 Kenji Yamagata Process for producing a semiconductor article
JPS63237517A (ja) * 1987-03-26 1988-10-04 Canon Inc ３−５族化合物膜の選択形成方法
JPS63239933A (ja) * 1987-03-27 1988-10-05 Canon Inc 半導体基材の製造方法
CA1321121C (en) * 1987-03-27 1993-08-10 Hiroyuki Tokunaga Process for producing compound semiconductor and semiconductor device using compound semiconductor obtained by same
US5084410A (en) * 1987-10-15 1992-01-28 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor devices
US5045907A (en) * 1989-10-10 1991-09-03 Grumman Aerospace Corporation Graphotaxially formed photosensitive detector array
JPH03181180A (ja) * 1989-12-11 1991-08-07 Canon Inc 太陽電池およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227338A (ja) * 2007-03-15 2008-09-25 Toyohashi Univ Of Technology 多層構造ウエハーおよびその製造方法

Also Published As

Publication number Publication date
JP2744350B2 (ja) 1998-04-28
EP0487088A3 (en) 1992-10-21
US5243200A (en) 1993-09-07
EP0487088A2 (en) 1992-05-27
US5602057A (en) 1997-02-11

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