JPH04186599A - Semiconductor memory - Google Patents

Semiconductor memory

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JPH04186599A
JPH04186599A JP2313952A JP31395290A JPH04186599A JP H04186599 A JPH04186599 A JP H04186599A JP 2313952 A JP2313952 A JP 2313952A JP 31395290 A JP31395290 A JP 31395290A JP H04186599 A JPH04186599 A JP H04186599A
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JP
Japan
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memory
signal
defective
spare
word line
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Application number
JP2313952A
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Japanese (ja)
Inventor
Toshio Sasaki
敏夫 佐々木
Katsuhiro Shimohigashi
下東 勝博
Osamu Sakai
修 酒井
Toshio Kanno
利夫 管野
Takeshi Eto
江藤 剛
Ryoichi Hori
堀 陵一
Masami Kawakami
河上 正見
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Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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Publication date
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Publication of JPH04186599A publication Critical patent/JPH04186599A/en
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Abstract

PURPOSE:To read/write at a high speed by normally accessing a main memory, saving predetermined information becoming defective at the time of queuing in a spare memory, rewriting substitute bit information in the main memory normally at the time of returning, and further switching a defective input/output signal to the spare memory during accessing of the main memory. CONSTITUTION:No defective bit is in the cell of a memory block of a main memory 2 in a normal operation, and an access signal 120 is connected to an external access signal 110. For example, part of the cell of the memory 2 becomes a defective bit in a queuing state such as a refresh mode of a DRAM, etc. This location is previously stored in a memory 12 of a relief controller 6. The signal 120 is connected to an access signal 130 of a spare memory 4 in a queue conversion, information of the memory 2 is saved in the spare memory under the control of the defective memory 12 before it is normal, and the information of the memory 4 is similarly rewritten in the memory 2 in the case of normal conversion. With the configuration, the accessing time of the memory can be accelerated, saving or rewriting at the time of queuing is processed at a high speed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はSRAMの待機動作時の不良ビットもしくはD
RAMのリフレッシュ動作時の不良ビットの救済に係り
、特に極めて大容量のメモリに好適な半導体メ′モリ装
置に関する。
[Detailed Description of the Invention] [Industrial Field of Application] The present invention is directed to detecting defective bits or D bits during standby operation of SRAM.
The present invention relates to repairing defective bits during RAM refresh operations, and particularly to a semiconductor memory device suitable for extremely large capacity memories.

〔従来の技術〕[Conventional technology]

先ず、本発明の基本機能のために従来構成の半導体メモ
リ装置について説明する。
First, a semiconductor memory device having a conventional structure will be described for the purpose of explaining the basic functions of the present invention.

従来、半導体メモリ装置においては、第2図のような欠
陥救済方法が用いられている。
Conventionally, a defect relief method as shown in FIG. 2 has been used in semiconductor memory devices.

この図は、特開平1−133298に記載されている欠
陥救済方法であり、周知のメモリをアドレス変換に使用
し、ワード線、ビット線不良単位で救済する方法が提案
されている。本提案はワード線もしくはデータ線単位に
アドレス変換回路が設けられており、それぞれに外部ア
ドレスに対する主メモリの不良アドレスの有無と新しい
アドレスが書込まれている。そこで外部アドレスがかか
る不良アドレスに達した場合に、アドレス変換回路から
新しいアドレスが予備メモリに印加され、かつ入出力信
号が予備メモリ側に接続され、正常なビットを読み書き
する冗長構成及び救済方法である。
This figure shows a defect repair method described in Japanese Patent Application Laid-open No. 1-133298, which proposes a method of using a well-known memory for address conversion and repairing each defective word line or bit line. In this proposal, an address conversion circuit is provided for each word line or data line, and the presence or absence of a defective address in the main memory relative to an external address and a new address are written in each. Therefore, when the external address reaches such a defective address, a new address is applied from the address conversion circuit to the spare memory, and the input/output signal is connected to the spare memory side to read and write normal bits. be.

また、特公昭46−25767 、特公昭47−653
4に記載のように連想メモリ装置に不良ビットのアドレ
スを記憶し、外部アドレスとの一致比較を行い、一致し
た場合、予備メモリに新しいアドレスを出力し、正常な
ビットを読み書きする冗長方法が発案されている。
Also, Special Publication No. 46-25767, Special Publication No. 47-653
As described in Section 4, a redundancy method was proposed in which the address of a defective bit is stored in an associative memory device, compared with an external address, and if there is a match, a new address is output to a spare memory and the normal bit is read/written. has been done.

以上の救済回路は、いずれの提案もアドレス変換形の冗
長方法であり、さらに動作環境の変化時すなわちSRA
MもしくはDRAMの待機動作時に発生する不良ビット
の救済を、通常動作時の不良救済と同じ回路で救済して
いた。
The above relief circuits are all address conversion type redundancy methods, and furthermore, when the operating environment changes, that is, SRA
A defective bit that occurs during standby operation of an M or DRAM is repaired using the same circuit that is used for repairing a defect during normal operation.

なお、待機動作時とはメモリ動作環境において電源電圧
の上昇/下降もしくは周囲温度の上昇/下降に伴う通常
動作範囲以外の動作環境状態、もしくは通常動作範囲に
おいて、単に次のアクセス動作を待つ動作状態を少なく
とも言い、例えばSRAMの電源電圧を低レベルとした
低電圧電源データ保持動作モード、DRAMの単にデー
タを保持するためのリフレッシュ動作モードを言う。
Note that standby operation is an operating environment state outside the normal operating range due to a rise/fall in the power supply voltage or a rise/fall in ambient temperature in the memory operating environment, or an operating state in which the user simply waits for the next access operation within the normal operating range. For example, it refers to a low-voltage power supply data retention operation mode in which the power supply voltage of SRAM is set to a low level, and a refresh operation mode of DRAM that simply retains data.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記従来技術の問題は、通常動作において毎回外部アド
レスと不良アドレスが一致比較され、不良有無がチエツ
クされることにある。このためアクセス時間が遅くなる
欠点がある。
The problem with the above-mentioned prior art is that the external address and the defective address are compared each time in normal operation to check whether there is a defect. This has the disadvantage that access time is slow.

さらに、従来の救済回路がアドレス変換回路を介するこ
とである。このアドレス変換時間と予備メモリのアクセ
ス時間がメモリ装置のアクセス時間となる。このため主
メモリと予備メモリが同レベルのアクセス時間を有する
場合は、メモリ装置全体としてアクセス時間が遅延する
。一方、その解決手段の一つに上記アドレス変換回路を
高速化し、予備メモリも高速化することが考えられる。
Furthermore, the conventional relief circuit passes through an address translation circuit. This address conversion time and the access time of the spare memory become the access time of the memory device. Therefore, when the main memory and the spare memory have the same level of access time, the access time of the entire memory device is delayed. On the other hand, one possible solution to this problem is to speed up the address translation circuit and also speed up the spare memory.

しかし、このためには高度な回路技術、プロセス技術が
要求され高価格になるという欠点がある。
However, this requires advanced circuit technology and process technology, resulting in a high price.

従って、本発明の基本的な目的は、上記アクセス時間が
高速であり、かつ高歩留まりが達成できる大容量の半導
体メモリ装置を提供することである。
Therefore, a basic object of the present invention is to provide a large-capacity semiconductor memory device in which the above-mentioned access time is fast and high yield can be achieved.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の一実施形態に従えば、上記目的は次のようにし
て解決される。
According to one embodiment of the present invention, the above object is solved as follows.

まず通常動作時は主メモリをアクセスし、待機動作時は
、その不良になる主メモリの所定のビット情報を予備メ
モリにセーブ(退避)させ、その後、通常動作復帰時に
その予備メモリの置換ビットの情報を再び主メモリにロ
ード(再書込み)する。
First, during normal operation, the main memory is accessed, and during standby operation, the specified bit information of the main memory that is defective is saved (evacuated) to the spare memory, and then, when normal operation is restored, the replacement bit information of the spare memory is saved. Load (rewrite) the information back into main memory.

さらに上記セーブもしくはロードは、主メモリ、予備メ
モリおよび不良記憶部を内部転送用アドレスで同時に活
性化し、主メモリをアクセスしている時間に不良の入出
力信号を不良記憶部の情報により高速に予備メモリに切
替える。
Furthermore, the above save or load operation activates the main memory, spare memory, and defective memory section at the same time using the internal transfer address, and while the main memory is being accessed, the defective input/output signal is quickly saved using the information in the defective memory section. Switch to memory.

以上により、メモリ装置のアクセス時間を高速化でき、
さらに待機動作時のセーブもしくはロードも高速に処理
できる。
With the above, the access time of the memory device can be speeded up,
Furthermore, saving or loading during standby operation can be processed at high speed.

〔作用〕[Effect]

アクセス切替回路は、待機動作への移行または通常動作
への復帰すなわち動作環境の変化時に主メモリのアクセ
ス信号を外部のアクセス信号から予備メモリのアクセス
信号に接続する。
The access switching circuit connects the main memory access signal from the external access signal to the spare memory access signal when transitioning to standby operation or returning to normal operation, ie, when the operating environment changes.

救済制御回路及びアクセス切替回路は、通常動作時に、
非活性状態であり、主メモリのアクセス時間によりメモ
リ装置の速度が決定される。このため、本提案の半導体
メモリ装置は通常動作及び待機動作時の不良ビットを救
済する従来の救済回路よりアクセス時間を高速化できる
During normal operation, the relief control circuit and access switching circuit:
In the inactive state, the access time of the main memory determines the speed of the memory device. Therefore, the semiconductor memory device of the present invention can speed up the access time compared to the conventional repair circuit that rescues defective bits during normal operation and standby operation.

待機動作時は、動作環境の変化を検出もしくは装置外部
からの指示等により、内部転送アドレスが発生され、主
メモリ、予備メモリ及び不良記憶部を同時にアクセスし
て、データを予め入出力信号まで用意して、その入出力
信号を不良ビット位置に応じて切替え、主メモリの記憶
情報を予備メモリにセーブ、もしくは予備メモリから主
メモリヘロードし、常に正しい情報が保持される。
During standby operation, an internal transfer address is generated by detecting a change in the operating environment or by an instruction from outside the device, and the main memory, spare memory, and defective storage area are simultaneously accessed and data is prepared in advance, including input/output signals. Then, the input/output signal is switched according to the position of the defective bit, and the information stored in the main memory is saved in the spare memory or loaded from the spare memory to the main memory, so that correct information is always maintained.

さらに上記ロードもしくはセーブの処理時間は不良記憶
部の容量が主メモリもしくは予備メモリに比べて、3〜
4桁小さいため、主メモリもしくは予備メモリより高速
化できる。従って、主メモリと予備メモリ間の上記処理
時間は、メモリ装置の全ピット読比し/書込み時間より
高速であり、比較的短時間で終了する。
Furthermore, the load or save processing time mentioned above is 3 to 3 times longer than the capacity of the defective memory section compared to the main memory or spare memory.
Since it is four orders of magnitude smaller, it can be faster than main memory or spare memory. Therefore, the processing time between the main memory and the spare memory is faster than the total pit read/write time of the memory device and is completed in a relatively short time.

また、不良記憶部は複数ビット出力形式の一般的な半導
体メモリ、例えば不揮発性半導体メモリ(EPROM、
EEPROM、 フユーズROM等)またはバッテリー
バックアップされた半導体メモリ(SRAM等)、また
SRAM、DRAMもしくは上記不揮発性半導体メモリ
の組合せで構成される。
In addition, the defective memory section may be a general semiconductor memory with a multi-bit output format, such as a non-volatile semiconductor memory (EPROM,
EEPROM, fuse ROM, etc.), battery-backed semiconductor memory (SRAM, etc.), SRAM, DRAM, or a combination of the above nonvolatile semiconductor memories.

さらに上記半導体メモリを使用した連想メモリ装置を使
用しても良い。この場合は連想メモリに記憶した不良ア
ドレスの本数を呼出し、主メモリから予備メモリへセー
ブもしくは予備メモリから主メモリヘロートすれば良い
ので、上記−船釣な半導体メモリの構成より処理時間が
短縮する。
Furthermore, an associative memory device using the above semiconductor memory may be used. In this case, the number of defective addresses stored in the associative memory can be called up and saved from the main memory to the spare memory or transferred from the spare memory to the main memory, so the processing time is shorter than the above-mentioned conventional semiconductor memory configuration.

以上により、主メモリの通常動作復帰時を除く例えば待
機動作時に不良する不良ビット救済を高速にかつ単純な
方法及びハードウェアで実現できる。
As described above, repair of a defective bit that occurs during a standby operation other than when the main memory returns to normal operation can be accomplished at high speed and with a simple method and hardware.

本発明の他の目的及び新規な特長は、以下に詳述する実
施例から明らかになろう。
Other objects and novel features of the present invention will become apparent from the examples detailed below.

〔実施例〕〔Example〕

以下、図面を参照にして本発明の詳細な説明する。 Hereinafter, the present invention will be described in detail with reference to the drawings.

第1図は本発明の原理を示すためのブロック図である。FIG. 1 is a block diagram showing the principle of the present invention.

図において10は情報を蓄積するメモリブロック、2は
複数個のメモリブロック10の集合である主メモリ、4
は待機動作時に不良となる主メモリ2の不良ビットを置
換救済する予備メモリ、12は主メモリ2の不良ビット
位置を記憶する不良記憶部、6は同不良記憶部12を含
み全体を制御する救済制御回路、100は救済制御回路
6を活性化する動作活性信号、110は装置外部のアド
レス信号、入出力信号、メモリ制御信号からなるアクセ
ス信号、120は主メモリ2の上記アクセス信号、13
0は予備メモリ4の上記アクセス信号である。さらに8
は上記アクセス信号110.120,130のアクセス
切替回路である。また140は救済制御回路6の出力信
号でアクセス切替回路8を制御するアクセス制御信号で
ある。
In the figure, 10 is a memory block that stores information, 2 is a main memory that is a set of multiple memory blocks 10, and 4 is a memory block that stores information.
1 is a spare memory that replaces and rescues defective bits in the main memory 2 that become defective during standby operation; 12 is a defective memory section that stores the position of the defective bit in the main memory 2; and 6 is a relief section that includes the defective memory section 12 and controls the entire system. a control circuit; 100 is an operation activation signal for activating the relief control circuit 6; 110 is an access signal consisting of an address signal, an input/output signal, and a memory control signal external to the device; 120 is the access signal for the main memory 2;
0 is the above-mentioned access signal for the spare memory 4. 8 more
is an access switching circuit for the access signals 110, 120, and 130. Further, reference numeral 140 denotes an access control signal that controls the access switching circuit 8 using the output signal of the relief control circuit 6.

次にブロック図の動作を説明する。図において、通常動
作状態では主メモリ2のメモリブロック10のメモリセ
ルに不良ビットがなく正常に動作し、主メモリ2のアク
セス信号120は常に装置外部のアクセス信号110に
接続される。一方、動作環境が変化した場合、例えばS
RAMの低電源電圧データ保持モードもしくはDRAM
の単にデータを保持するリフレッシュ動作モード等にお
ける待機動作状態では、主メモリ2のメモリセルが一部
不良ビットになる。そこでこの不良ビットの位置を、予
め装置稼動前または製造工程において救済制御回路6に
内蔵する不良記憶部12に記憶しておく。その後稼動中
は1通常動作から待機動作に移行する前に、待機動作移
行処理として以下の処理を行う。まず主メモリ2のアク
セス信号120を予備メモリ4のアクセス信号130に
接続する。さらに主メモリ2の情報が電源電圧低下前の
正常に読み書き可能なうちに、不良ビットとなる主メモ
リ2のメモリセルの記憶情報を不良記憶部12の制御の
もと、予備メモリ4にセーブする。
Next, the operation of the block diagram will be explained. In the figure, in the normal operating state, the memory cells of the memory block 10 of the main memory 2 have no defective bits and operate normally, and the access signal 120 of the main memory 2 is always connected to the access signal 110 external to the device. On the other hand, if the operating environment changes, for example
RAM low power supply voltage data retention mode or DRAM
In a standby operation state such as a refresh operation mode in which data is simply held, some memory cells of the main memory 2 become defective bits. Therefore, the position of this defective bit is stored in advance in the defect storage section 12 built into the relief control circuit 6 before the device is put into operation or during the manufacturing process. Thereafter, during operation, the following process is performed as a standby operation transition process before shifting from 1 normal operation to standby operation. First, the access signal 120 of the main memory 2 is connected to the access signal 130 of the spare memory 4. Furthermore, while the information in the main memory 2 can be read and written normally before the power supply voltage drops, the memory information of the memory cell in the main memory 2 that becomes a defective bit is saved in the spare memory 4 under the control of the defective storage unit 12. .

また、待機動作から通常動作に戻る場合は主メモリ2の
不良ビットが正常に読み書きできる良品ビットに戻り使
用可能となるので、通常動作に移行後は、通常動作復帰
処理として以下の処理を行う。まず上記主メモリ2のア
クセス信号120と上記予備メモリ4のアクセス信号1
30を接続する。さらに予備メモリ4に記憶した情報を
不良記憶部12の制御のもと主メモリ2にロードする。
Furthermore, when returning from standby operation to normal operation, the defective bits in the main memory 2 return to good bits that can be read and written normally and become usable, so after transitioning to normal operation, the following process is performed as normal operation return processing. First, the access signal 120 of the main memory 2 and the access signal 1 of the spare memory 4
Connect 30. Furthermore, the information stored in the spare memory 4 is loaded into the main memory 2 under the control of the defect storage section 12.

以上のように本発明では、主メモリ2の動作環境の変化
に弱いビットを救済できると共に、装置の通常動作は常
時主メモリ2の動作となる。従って、本発明の半導体メ
モリ装置のアクセス時間は、待機動作と通常動作の常時
救済する従来の救済回路を施したメモリ装置に比べて予
備メモリ4の切替が不要であり、外部と切り離されるた
め付加した救済制御回路6、アクセス切替回路8等の救
済回路に影響されることなく、本来の主メモリ2のアク
セス時間になる。
As described above, according to the present invention, the bits of the main memory 2 that are vulnerable to changes in the operating environment can be rescued, and the normal operation of the device is always the operation of the main memory 2. Therefore, the access time of the semiconductor memory device of the present invention is longer than that of a memory device equipped with a conventional rescue circuit that constantly rescues standby operation and normal operation. The original main memory 2 access time is maintained without being affected by rescue circuits such as the rescue control circuit 6 and the access switching circuit 8.

第3図は本発明の第1の実施例を詳しく説明するための
第2の実施例である。
FIG. 3 shows a second embodiment for explaining the first embodiment of the present invention in detail.

図において、第1図と同一部分には同一番号を付すこと
により説明を省略する他、SWIは入出力信号替回路、
SW2はアドレス信号切替回路、SW3は制御信号切替
回路である。1は電源端子を示し、この1の電圧レベル
は通常動作でVccであり、待機動作では低電圧VDH
に変化する。また16は電源端子1の電圧レベルを検出
して動作活性信号100を出力する電源検出回路、14
2はメモリブロック10の選択信号、146は内部転送
アドレス信号、148はメモリ切替信号、150は予備
メモリ4のメモリ制御信号、144は不良記憶部12の
活性信号である。14は動作活性信号100の指示によ
り内部転送アドレス信号146、上記メモリ切替信号1
48、不良切替部活性信号144、上記メモリ制御信号
150等を出力する制御信号発生部である。112,1
14,116はそれぞれメモリ装置の外部から入力され
る入出力信号、メモリの活性及び書込みを制御するメモ
リ制御信号、及びアドレス信号である。また122゜1
24はそれぞれ主メモリ2の入出力信号、メモリ制御信
号、134は主メモリ2と予備メモリ4のアドレス信号
、132は予備メモリ4の入出力信号を示す。HIは書
込み信号を高レベルにする端子、LOは書込み信号を低
レベルにする端子である。
In the figure, the same parts as in Fig. 1 are given the same numbers and explanations are omitted, and SWI is an input/output signal switching circuit,
SW2 is an address signal switching circuit, and SW3 is a control signal switching circuit. 1 indicates a power supply terminal, and the voltage level of this 1 is Vcc in normal operation, and low voltage VDH in standby operation.
Changes to Further, 16 is a power supply detection circuit that detects the voltage level of the power supply terminal 1 and outputs an operation activation signal 100;
2 is a selection signal for the memory block 10, 146 is an internal transfer address signal, 148 is a memory switching signal, 150 is a memory control signal for the spare memory 4, and 144 is an activation signal for the defective storage section 12. 14 is an internal transfer address signal 146 and the memory switching signal 1 according to the instruction of the operation activation signal 100.
48, a control signal generating section that outputs the defective switching section activation signal 144, the memory control signal 150, etc.; 112,1
Reference numerals 14 and 116 are input/output signals input from the outside of the memory device, a memory control signal for controlling memory activation and writing, and an address signal, respectively. Also 122゜1
24 indicates an input/output signal of the main memory 2 and a memory control signal, 134 indicates an address signal of the main memory 2 and the spare memory 4, and 132 indicates an input/output signal of the spare memory 4. HI is a terminal that makes the write signal high level, and LO is a terminal that makes the write signal low level.

さらに同図の下に示すタイミングチャートは、待機動作
状態を示しており、電源電圧の下降(同図電源電圧レベ
ルVccから低電源電圧データ保持レベルVDRへ)も
しくは上昇(同図VDRからVccへ)を検出して、動
作活性信号100の発生及びこれによる内部転送アドレ
ス146、主メモリ2のメモリ制御信号124、予備メ
モリ4のメモリ制御信号150の各信号の様子を示すも
のである。
Further, the timing chart shown at the bottom of the figure shows a standby operation state, in which the power supply voltage drops (from the power supply voltage level Vcc in the figure to the low power supply voltage data retention level VDR) or increases (from VDR to Vcc in the figure). The figure shows the generation of the operation activation signal 100 and the resulting signals of the internal transfer address 146, the memory control signal 124 of the main memory 2, and the memory control signal 150 of the spare memory 4.

上記動作活性信号100は電源電圧の立下り波形のエツ
ジ(同図A点)を第1の動作活性信号、立上り波形のエ
ツジ(同図B点)を第2の動作活性信号とする。
The operation activation signal 100 uses the edge of the falling waveform of the power supply voltage (point A in the figure) as a first operation activation signal, and the edge of the rising waveform (point B in the figure) as a second operation activation signal.

次にブロック図の動作を説明する。図において、主メモ
リ2は通常動作で入出力信号切替回路SWI、アドレス
信号切替回路SW2及び制御信号切替回路SW3におい
て装置外部の入出力信号112、メモリ制御信号114
及びアドレス信号116と接続される。
Next, the operation of the block diagram will be explained. In the figure, the main memory 2 is in normal operation, and in the input/output signal switching circuit SWI, address signal switching circuit SW2, and control signal switching circuit SW3, an input/output signal 112 external to the device, a memory control signal 114,
and address signal 116.

一方、待機動作時は待機動作移行処理を行う。On the other hand, during standby operation, standby operation transition processing is performed.

これは図3、A点において第1の動作活性信号が検出さ
れ、まず救済制御回路6が活性化し、制御信号発生部1
4からメモリ切替信号148、不良記憶部活性信号14
4を発生する。次いで不良記憶部12からメモリブロッ
ク10の選択信号142が発生される。この結果メモリ
ブロック10の所定の入出力信号122と予備メモリ4
の入出力信号132が上記選択信号142により入出力
信号切替回路SWIで接続される。また主メモリ2のメ
モリ制御信号124は制御信号切替回路SW3で、上記
メモリ切替信号148と選択信号142により、第3図
の端子HIに接続、書込み信号を高レベルとして読出し
モードとする。予備メモリ4のメモリ制御信号150は
制御信号発生部14で第3図の端子LOに接続、書込み
信号を低レベルとして書込みモードとする。さらに主メ
モリ2と予備メモリ4のアドレス信号134はアドレス
信号切替回路SW2において内部転送アドレス信号14
6に接続する。
This is because the first operation activation signal is detected at point A in FIG.
4 to memory switching signal 148, defective memory section activation signal 14
Generates 4. Next, a selection signal 142 for the memory block 10 is generated from the defective storage section 12 . As a result, the predetermined input/output signal 122 of the memory block 10 and the spare memory 4
The input/output signals 132 are connected by the input/output signal switching circuit SWI by the selection signal 142. The memory control signal 124 of the main memory 2 is connected to the terminal HI in FIG. 3 by the control signal switching circuit SW3 and the memory switching signal 148 and selection signal 142, and the write signal is set to high level to set the read mode. The memory control signal 150 of the spare memory 4 is connected to the terminal LO in FIG. 3 in the control signal generating section 14, and the write signal is set to a low level to set the write mode. Further, the address signal 134 of the main memory 2 and the spare memory 4 is transferred to the internal transfer address signal 14 in the address signal switching circuit SW2.
Connect to 6.

以上の設定の後、制御信号発生部14から、転送アドレ
スが発生され、主メモリ2の不良ビットの記憶情報は不
良記憶部12の制御のもと予備メモリ4にセーブされる
After the above settings, the control signal generating section 14 generates a transfer address, and the storage information of the defective bit in the main memory 2 is saved in the spare memory 4 under the control of the defect storage section 12.

待機動作から通常動作に戻る場合は主メモリ2の不良ビ
ットが正常に使用可能となるので、通常動作復帰処理を
行う。まず通常動作に移行後、第3図の、B点において
第2の動作活性信号が検出され、制御信号発生部14が
活性化され上記と同様に主メモリ2と予備メモリ4が接
続される。但し、主メモリ2のメモリ制御信号124は
所定のメモリブロック10のみ端子LOに接続すること
により、書込み信号を低レベルとして書込みモードとす
る。一方、予備メモリ4のメモリ制御信号150は端子
HIに接続して、書込み信号を高レベルとして読出しモ
ードとする。次いで転送アドレスを発生させ、予備メモ
リ4の記憶情報を不良記憶部12の制御のもと主メモリ
2の所定のメモリブロック10にロードする。
When returning from standby operation to normal operation, the defective bit in the main memory 2 can be used normally, so a normal operation return process is performed. First, after transitioning to normal operation, the second operation activation signal is detected at point B in FIG. 3, the control signal generating section 14 is activated, and the main memory 2 and the spare memory 4 are connected in the same manner as described above. However, the memory control signal 124 of the main memory 2 is connected to the terminal LO of only a predetermined memory block 10, thereby setting the write signal to a low level and setting the write mode. On the other hand, the memory control signal 150 of the spare memory 4 is connected to the terminal HI, and the write signal is set to high level to set the read mode. Next, a transfer address is generated and the stored information in the spare memory 4 is loaded into a predetermined memory block 10 in the main memory 2 under the control of the defective storage unit 12 .

以上、待機時に発生する不良ビットは待機動作移行処理
と通常動作復帰処理の動作により救済できる。
As described above, defective bits that occur during standby can be repaired by the standby operation transition process and normal operation return process.

なお、一般に電源端子1は大容量キャパシタンスが寄生
しており、電源の遷移時間は少なくとも数ms必要であ
るのでセーブ処理時間は十分確保できる。またロード処
理時間も同様である。例えばマルチアドレス入力のDR
AMによる4MワードX8ビツト構成のメモリシステム
は、アドレスが210ビツトなので、1ビツトの読出し
/書込みサイクル時間が200nsとしても、約0.4
msとなり上記遷移時間に比べて約1桁小さい。
Note that the power supply terminal 1 is generally parasitic with a large capacitance, and the power supply transition time is required to be at least several milliseconds, so that a sufficient save processing time can be secured. The same applies to the load processing time. For example, DR of multi-address input
A memory system with a 4M word x 8 bit configuration using AM has a 210-bit address, so even if the read/write cycle time for 1 bit is 200 ns, it is approximately 0.4
ms, which is about an order of magnitude smaller than the above transition time.

一方、動作活性信号100の発生は電源電圧レベルの検
出を基本にその動作を説明したが装置外部からの指示に
よっても可能なことは言うまでもない。さらにA、B点
の検出はロート/セーブ処理の一連の動作が正常に実施
できる電源電圧レベルを確保できれば、特にその検出レ
ベルを限定するものではない。温度の下降/上昇の変化
を検出すること等も同様である。またDRAMのリフレ
ッシュ動作の中で特に長いリフレッシュ時間を設ける場
合は、その動作を検出して救済制御回路6を活性化すれ
ば良い。その際は電源電圧/温度の変化を検出する場合
と異なり、外部からのメモリ制御信号のパルス幅の変化
もしくは複数のメモリ制御信号を組合せする等で制御さ
れる。さらに動作活性信号100は電源電圧の立上りと
立下り波形のエツジを検出し、発生する場合を説明した
が、この波形の形態は限定するものではなく、情報11
0” 11 l 7+のいずれを活性信号として良い。
On the other hand, although the operation of generating the operation activation signal 100 has been described based on the detection of the power supply voltage level, it goes without saying that it is also possible to generate the operation activation signal 100 by an instruction from outside the apparatus. Further, the detection level of points A and B is not particularly limited as long as a power supply voltage level at which a series of operations of the load/save process can be normally performed can be secured. The same goes for detecting changes in temperature drop/rise. Furthermore, if a particularly long refresh time is to be provided in the refresh operation of the DRAM, the relief control circuit 6 may be activated by detecting this operation. In this case, unlike the case where changes in power supply voltage/temperature are detected, control is performed by changing the pulse width of an external memory control signal or by combining a plurality of memory control signals. Furthermore, although the case has been described in which the operation activation signal 100 is generated by detecting the edges of the rising and falling waveforms of the power supply voltage, the form of this waveform is not limited, and the information 11
0'' 11 l 7+ may be used as the activation signal.

メモリ制御信号124,150等の書込み信号は1サイ
クル毎に変化するクロック・パルスとして供給しても良
い。また外部からの起動でも同様である。
Write signals such as memory control signals 124, 150 may be provided as clock pulses that vary from cycle to cycle. The same applies to external activation.

なお、予備メモリ4と主メモリ2のアドレスは共通に接
続されているが、この接続は常時接続する必要がなく、
主メモリ2と予備メモリ4間で情報を転送する場合に少
なくとも接続されれば良い。
Note that the addresses of the spare memory 4 and the main memory 2 are commonly connected, but this connection does not need to be connected all the time.
It suffices if the connection is made at least when transferring information between the main memory 2 and the spare memory 4.

これによっても本発明の待機動作時の不良を救済すると
いう目的は達成される。
This also achieves the object of the present invention of relieving defects during standby operation.

第4図は第3図で示した本発明をさらに詳しく説明する
ためのブロック図である。
FIG. 4 is a block diagram for explaining the present invention shown in FIG. 3 in more detail.

図において第3図と同一部分には同一番号を付すことに
より説明を省略する他、22はメモリブロック10もし
くは予備メモリ4のワード線アドレス方向、24はメモ
リブロック10もしくは予備メモリ4のデータ線アドレ
ス方向を示す。
In the figure, the same parts as in FIG. 3 are given the same numbers, and the explanation is omitted. 22 is the word line address direction of the memory block 10 or the spare memory 4, and 24 is the data line address of the memory block 10 or the spare memory 4. Show direction.

また26a、26b、26cは待機動作時の主メモリの
不良ビットを示す。また28.30はワード線方向に上
記不良ビットが存在する不良のワード線を示し、それぞ
れをWl、Wkとする。−方、予備メモリ4のWlは主
メモリ2の不良ワード線Wl、wkは主メモリ2の不良
ワード線Wkにそれぞれ対応し、待機動作時の不良救済
適用後に活性化される。
Further, 26a, 26b, and 26c indicate defective bits of the main memory during standby operation. Further, 28.30 indicates defective word lines in which the defective bits are present in the word line direction, and these are designated as Wl and Wk, respectively. On the other hand, Wl of the spare memory 4 corresponds to the defective word line Wl of the main memory 2, and wk corresponds to the defective word line Wk of the main memory 2, and are activated after application of defect relief during standby operation.

28′は不良のワード線28と同時に選択される別のメ
モリブロック10の良品のワード線、30’ は不良の
ワード線30と同時に選択される別のメモリブロック1
oの良品のワード線をそれぞれ示す。
28' is a good word line of another memory block 10 which is selected at the same time as the defective word line 28; 30' is another memory block 1 which is selected at the same time as the defective word line 30.
The word lines of good quality products of o are shown respectively.

さらに152は、複数ビット入出力構成の主メモリ2の
メモリブロック10のいずれかにワード線不良があるこ
とを示すワード線不良検出信号154.156,158
は複数のメモリブロック1oの入出力信号122の中で
上記ワード線不良が存在する上記メモリブロック10の
位置を示すワード線不良位置信号、12はメモリブロッ
クからなる上記ワード線不良検出信号152とワード線
不良位置信号154,156,158を記憶する複数ビ
ット入出力構成の不良記憶部、またTW、〜TW、は同
不良記憶部12の上記入出力信号152,154,15
6,158に対応するメモリアレイの入出力ビットであ
る。さらにSWIは入出力信号切替回路であり、主メモ
リ2と予備メモリ4のロード/セーブ処理時に、不良記
憶部12のワード線不良検出信号152、ワード線不良
位置信号154,156,158をもとにメモリブロッ
ク10の各入出力信号122を予備メモリ4の入出力信
号132に切替る。またSW3は制御信号切替回路であ
り、同様に152,154゜156.158により主メ
モリ2のメモリ制御信号124を外部メモリ制御信号と
、セーブ/ロード処理時に主メモリ2の所定のメモリブ
ロックを書込みモードもしくは主メモリ2を読出しモー
ドに切替る。SW2はアドレス信号切替回路であり、主
メモリ2のアドレス信号124を外部アドレス信号11
6もしくは内部転送アドレス146に切替る。160は
上記入出力信号切替回路SWI及び制御信号切替回路S
W3を制御する不良切替信号である。
Furthermore, 152 is a word line defect detection signal 154, 156, 158 indicating that there is a word line defect in one of the memory blocks 10 of the main memory 2 having a multi-bit input/output configuration.
12 is a word line defect position signal indicating the position of the memory block 10 in which the word line defect exists among the input/output signals 122 of the plurality of memory blocks 1o, and 12 is the word line defect detection signal 152 consisting of the memory block and the word line defect position signal. A defect memory section with a multi-bit input/output configuration that stores line defect position signals 154, 156, 158, and TW, ~TW are the input/output signals 152, 154, 15 of the defect memory section 12.
This is the input/output bit of the memory array corresponding to 6,158. Furthermore, SWI is an input/output signal switching circuit, which uses the word line defect detection signal 152 and word line defect position signals 154, 156, and 158 of the defective memory section 12 during load/save processing of the main memory 2 and spare memory 4. Then, each input/output signal 122 of the memory block 10 is switched to the input/output signal 132 of the spare memory 4. SW3 is a control signal switching circuit, and similarly, 152,154°156.158 converts the memory control signal 124 of the main memory 2 into an external memory control signal and writes a predetermined memory block of the main memory 2 during save/load processing. mode or main memory 2 to read mode. SW2 is an address signal switching circuit, which converts the address signal 124 of the main memory 2 into the external address signal 11.
6 or internal transfer address 146. 160 is the input/output signal switching circuit SWI and the control signal switching circuit S
This is a defect switching signal that controls W3.

さらに32はワード線不良位置信号154゜156.1
58を入力として、ワード線不良検出信号152で活性
化され、上記不良切替信号160を発生するデコーダ回
路である。
Furthermore, 32 is a word line defective position signal 154°156.1
58 is a decoder circuit which is activated by the word line defect detection signal 152 and generates the defect switching signal 160.

また入出力信号切替回路SWIのS 1a = S□ゎ
は主メモリ2の入出力信号122と主メモリ4の入出力
信号132の切替スイッチであり、112a〜112h
、132a〜132h、122a 〜122hは同スイ
ッチのそれぞれの端子である。
Further, S 1a = S□ゎ of the input/output signal switching circuit SWI is a changeover switch for the input/output signal 122 of the main memory 2 and the input/output signal 132 of the main memory 4, and 112a to 112h
, 132a to 132h, and 122a to 122h are respective terminals of the switch.

112a〜112hは外部入出力信号112に接続され
、122a”122hは主メモリ2の入出力信号122
に接続される。一方、132a〜132hは予備メモリ
4の入出力信号132にそれぞれ接続され、上記不良切
替信号160により、所定のメモリブロック10の入出
力信号122と予備メモリ4の入出力信号132との切
替が制御される。なお、このスイッチは一般的に2人力
1出力のマルチプレクサで構成される。
112a to 112h are connected to the external input/output signal 112, and 122a" and 122h are connected to the input/output signal 122 of the main memory 2.
connected to. On the other hand, 132a to 132h are connected to the input/output signals 132 of the spare memory 4, respectively, and switching between the input/output signal 122 of a predetermined memory block 10 and the input/output signal 132 of the spare memory 4 is controlled by the defect switching signal 160. be done. Note that this switch is generally composed of a multiplexer with two inputs and one output.

同様に制御信号切替回路SW2の52a−8zhは外部
のメモリ制御信号114と所定のメモリブロック10を
書込みもしくは読出しモードに切替る切替スイッチであ
り、124 a〜124 h、114a〜114hは同
スイッチのそれぞれの端子である。
Similarly, 52a to 8zh of the control signal switching circuit SW2 are changeover switches for switching the external memory control signal 114 and a predetermined memory block 10 to write or read mode, and 124a to 124h, 114a to 114h are the switches. These are the respective terminals.

この114a〜114hは外部入出力端子114に接続
され、一方、124a〜124hは主メモリ2のメモリ
制御信号124に接続される。また、HIは主メモリ2
の書込み信号を高レベルにするため、L○は主メモリ2
の書込み信号を低レベルとするための端子であり、メモ
リブロック1o毎に書込みもしくは読出しを不良切替信
号160とメモリ切替信号148により制御する。この
スイッチは一般的に3人力1呂力のマルチプレクサで構
成される。
These 114a to 114h are connected to the external input/output terminal 114, while 124a to 124h are connected to the memory control signal 124 of the main memory 2. Also, HI is main memory 2
In order to make the write signal of main memory 2 high, L○ is
This is a terminal for setting the write signal of the memory block 1o to a low level, and controls writing or reading for each memory block 1o by the defect switching signal 160 and the memory switching signal 148. This switch typically consists of a three-power, one-power multiplexer.

アドレス信号切替回路SW3はメモリ切替信号148に
より主メモリ2及び予備メモリ4のアドレス信号134
を外部アドレス116と内部転送アドレス146に切替
る。
The address signal switching circuit SW3 outputs the address signal 134 of the main memory 2 and the spare memory 4 by the memory switching signal 148.
is switched to the external address 116 and the internal transfer address 146.

同図の不良記憶部12は、主メモリ2にアドレス・マル
チ入力形式の4Mビット(4Mワード×1ビット構成)
DRAMを使用した入出力信号8ビツト構成の4Mバイ
ト半導体メモリ装置の場合、ワード線アドレス(もしく
はデータ線アドレス)が2にビット、ワード線不良検出
信号152が1ビツト、入出力信号8ビツトをデコード
するためのワード線不良位置信号154,156,15
8が3ビツトとなり、合計2に×4ビットのメモリセル
で構成される。
The defective storage unit 12 in the figure has 4M bits (4M words x 1 bit configuration) in the main memory 2 in address multi-input format.
In the case of a 4 MB semiconductor memory device using DRAM with an 8-bit input/output signal configuration, the word line address (or data line address) is 2 bits, the word line defect detection signal 152 is 1 bit, and the input/output signal 8 bits are decoded. word line defective position signals 154, 156, 15 for
8 is 3 bits, and the total number of memory cells is 2 x 4 bits.

まず救済の基本動作を説明する。同図において、待機動
作時に不良となるラインは不良ビット26a。
First, the basic operation of relief will be explained. In the figure, the line that becomes defective during standby operation is the defective bit 26a.

26b、26cに対するそれぞれを28.30のワード
線方向の不良(同図Wl、Wk)とする。
It is assumed that 26b and 26c are defective in the word line direction of 28.30 (Wl and Wk in the figure).

すなわち待機動作時には主メモリ2のメモリブロック1
0において、ワード線28(Wl)に関係して少なくと
も2つのメモリセル26a、26bが不良ビットとなる
ので、これらのメモリセル26a、26bはワード線不
良として定義され、かつ予備メモリ4の予備ワード線(
wl)に関係する2つの予備メモリセルによって救済さ
れる。また不良ビットのメモリセル26cはワード線方
向の不良もしくはデータ線方向の不良として定義される
のではなく、本来ビット性不良として定義される。しか
し、この不良ビットのメモリセル26cは便宜上ワード
線方向の不良としてみなされ、予備メモリ4の予備ワー
ド線(wk)に関係するひとつの予備メモリセルによっ
て救済される。
In other words, during standby operation, memory block 1 of main memory 2
0, at least two memory cells 26a, 26b become defective bits in relation to the word line 28 (Wl), so these memory cells 26a, 26b are defined as word line defects, and the spare word line(
wl) is saved by two spare memory cells related to wl). Furthermore, the memory cell 26c having a defective bit is not defined as a defect in the word line direction or a defect in the data line direction, but is originally defined as a bit defect. However, for convenience, this defective bit memory cell 26c is regarded as a defect in the word line direction, and is relieved by one spare memory cell related to the spare word line (wk) of the spare memory 4.

さらに不良ビットの検出、不良記憶部12への書込みを
説明する。通常動作状態では主メモリ2に情報11QI
I 、  ill”を書込み、次に動作環境を待機動作
状態にする。その後、通常動作に戻し。
Furthermore, detection of a defective bit and writing to the defective storage section 12 will be explained. In the normal operating state, information 11QI is stored in the main memory 2.
I, ill" is written, and then the operating environment is put into a standby operating state. Thereafter, it is returned to normal operation.

その情報の反転有無について検査する。この検査の際、
主メモリ2のワード線方向のスキャンによって、所定の
アドレスにおいてワード線28 (ldl)に関して不
良が検出された場合、この不良ワード線を決定するデー
タ線アドレスに対応した不良記憶部12の入出力ビット
(TV1〜TW4)にワード線不良検出信号152、ワ
ード線不良位置信号154.156.’158が2進数
で書込まれる。
Check whether the information is reversed or not. During this inspection,
When a defect is detected in the word line 28 (ldl) at a predetermined address by scanning the main memory 2 in the word line direction, the input/output bit of the defective memory unit 12 corresponding to the data line address that determines this defective word line (TV1 to TW4) include a word line defect detection signal 152, a word line defect position signal 154.156. '158 is written in binary.

次に装置稼動時の救済動作を説明する。まず待機時移行
処理では、通常動作から待機動作への移行前に主メモリ
2の不良ワード線28(Wl)の選択に対応する内部転
送アドレス信号146がアドレス信号切替回路SW3を
介して主メモリ2と予備メモリ4のアドレス信号134
に供給される。
Next, the rescue operation when the device is in operation will be explained. First, in the standby transition processing, before the transition from normal operation to standby operation, the internal transfer address signal 146 corresponding to the selection of the defective word line 28 (Wl) of the main memory 2 is transferred to the main memory 2 via the address signal switching circuit SW3. and the address signal 134 of the spare memory 4
supplied to

同時に不良記憶部12からワード線不良検出信号152
、ワード線不良位置信号154,156゜158が読出
され、デコーダ回路32を介して不良切替信号160が
発生される。次いで、入出力信号切替回路SWIが上記
不良切替信号160に応答して主メモリ2の入出力信号
122の一つと予備メモリ4の入出力信号132を接続
し、予備メモリ4の予備ワード線w1を選択する。以下
、第3図の説明と同様に制御信号切替回路SW2で主メ
モリ2を読出しモード、予備メモリ4を書込みモードと
して、主メモリ2の情報が予備メモリ4ヘセーブされる
At the same time, a word line defect detection signal 152 is sent from the defect memory section 12.
, word line defective position signals 154, 156°, and 158 are read out, and a defective switching signal 160 is generated via the decoder circuit 32. Next, the input/output signal switching circuit SWI connects one of the input/output signals 122 of the main memory 2 and the input/output signal 132 of the spare memory 4 in response to the defect switching signal 160, and connects the spare word line w1 of the spare memory 4. select. Thereafter, the control signal switching circuit SW2 sets the main memory 2 in the read mode and the spare memory 4 in the write mode, similar to the explanation in FIG. 3, so that the information in the main memory 2 is saved in the spare memory 4.

一方、通常動作復帰処理では上記同様内部転送アドレス
146が主メモリ2と予備メモリ4に供給される。同時
に不良記憶部12から主メモリ2の不良ワード線28(
Wl)の選択に対応する不良切替信号160が出力され
る。
On the other hand, in the normal operation recovery process, the internal transfer address 146 is supplied to the main memory 2 and the spare memory 4 as described above. At the same time, the defective word line 28 (
A defect switching signal 160 corresponding to the selection of Wl) is output.

次いで、入出力信号切替回路SW1では同様に所定のメ
モリブロック10と予備メモリ4の入出力信号132を
接続し、予備ワード線w1を選択、さらに制御信号切替
回路SW3で上記メモリブロック10のメモリ制御信号
124を書込みモード(他は読出しモード)、一方の予
備メモリ4を読出しモードとして、予備メモリ4の情報
を主メモリ2ヘロードする。
Next, the input/output signal switching circuit SW1 similarly connects the input/output signal 132 of the predetermined memory block 10 and the spare memory 4, selects the spare word line w1, and further controls the memory of the memory block 10 with the control signal switching circuit SW3. The information in the spare memory 4 is loaded into the main memory 2 by setting the signal 124 to the write mode (the others are in the read mode) and setting one of the spare memories 4 to the read mode.

以上のように本発明では、通常動作状態において半導体
メモリ装置のアクセス時間が、従来構成のように予備メ
モリへの切替操作は全くなく、本来の主メモリ2のアク
セス時間で決定される。
As described above, in the present invention, the access time of the semiconductor memory device in the normal operating state is determined by the original access time of the main memory 2, without any switching operation to the spare memory as in the conventional configuration.

さらに、ロードまたはセーブ動作状態では、上記入出力
信号切替回路SWIによる切替時間は、メモリ装置全体
のアクセス時間に比べ微々たるものである。また不良記
憶部12は、主メモリ2に比べて3〜4桁小さく小容量
メモリで良い。従って、不良記憶部12のアクセス詩画
は主メモリ2より高速化できる。さらに第4図では、主
メモリ2、予備メモリ4.不良記憶部12は並列同時動
作となるが、上記不良記憶部12−が高速であること等
の理由から、主メモリ2より先に予備メモリ4の入出力
信号が確定する。従って、ロード/セーブの救済動作時
のアクセス時間は主メモリ2のアクセス時間とほぼ同一
レベルが達成され高速化できる。
Furthermore, in the load or save operation state, the switching time by the input/output signal switching circuit SWI is insignificant compared to the access time of the entire memory device. Furthermore, the defective storage section 12 may be a small capacity memory that is three to four orders of magnitude smaller than the main memory 2. Therefore, the access speed of the defective storage section 12 can be faster than that of the main memory 2. Furthermore, in FIG. 4, main memory 2, spare memory 4. Although the defective memory section 12 operates in parallel and simultaneously, the input/output signals of the spare memory 4 are determined before the main memory 2 because the defective memory section 12- is faster. Therefore, the access time during the load/save rescue operation can be achieved at almost the same level as the access time of the main memory 2, and the speed can be increased.

なお、本実施例では予備メモリ4の1個で主メモリ2の
メモリブロック10の8個を置換する場合を示している
。従って、メモリブロック10のそれぞれの不良アドレ
スが複数のメモリブロック10間で一致しない限り、す
なわちワード線不良として定義される不良が他のメモリ
ブロック1゜のアドレスで重ならないかぎり、メモリブ
ロック10、n個の主メモリ2のメモリ総容量の1 /
 nの量を救済できる。
In this embodiment, a case is shown in which eight memory blocks 10 of the main memory 2 are replaced with one memory block 4 of the spare memory 4. Therefore, as long as the respective defective addresses of the memory blocks 10 do not match among the plurality of memory blocks 10, that is, as long as the defects defined as word line defects do not overlap at the addresses of other memory blocks 1°, the memory blocks 10, n 1 / of the total memory capacity of main memory 2
The amount of n can be saved.

例えば主メモリ2の入出力信号が16ビツトの場合、そ
の内の1ビット分を予備メモリ4で置換する。この場合
の救済ビット数は主メモリ2の1/16になる。一方、
この不良記憶部12は、全てのワード線を決めるデータ
線アドレスを記憶しているので予備メモリ4を増加する
ことによって、原理的には主メモリ2の全てが不良ビッ
トであっても、主メモリ2を100%救済することがで
きる。
For example, if the input/output signal of the main memory 2 is 16 bits, one bit of the input/output signal is replaced by the spare memory 4. In this case, the number of repair bits is 1/16 of the main memory 2. on the other hand,
Since this defect storage section 12 stores data line addresses that determine all word lines, by increasing the spare memory 4, in principle, even if all of the main memory 2 has defective bits, the main memory 2 can be saved 100%.

また不良ビットセル26cは、上記でワード線不良とし
て救済したがデータ線方向の不良とみなし救済すること
もできる。従って、本実施例では予備メモリ4を1個と
して説明したが、ワード線救済用、データ線救済用とし
て2チツプとすることができる。これにより、主メモリ
2のメモリブロック10の全てのブロック間で、ワード
線方向とデータ線方向の不良ビットが救済できる。その
際、それぞれの不良アドレスは各メモリブロック10間
で重なったワード線/データ線の2本のライン、もしく
はメモリブロック10内でワード線/データ線がクロス
不良した場合の同2本のライン、の一方を救済できる。
Further, although the defective bit cell 26c is repaired as a word line defect in the above, it can also be treated as a defect in the data line direction and repaired. Therefore, although this embodiment has been described with one spare memory 4, it can be made into two chips, one for word line relief and one for data line relief. As a result, defective bits in the word line direction and the data line direction can be repaired between all blocks of the memory blocks 10 of the main memory 2. In this case, each defective address is the two lines of word lines/data lines that overlap between each memory block 10, or the same two lines in the case of a cross defect of word lines/data lines within the memory block 10. One side can be rescued.

この場合は、主メモリ2のメモリブロック10.n個を
ワード線不良、データ線不良の各々が救済するため、主
メモリ2のメモリ総容量の2/nを救済できる。
In this case, memory block 10. of main memory 2. Since n defective word lines and defective data lines are each repaired, 2/n of the total memory capacity of the main memory 2 can be repaired.

次に上記動作の詳細を第5図に示す不良記憶部12の状
態図をもとに説明する。図のTV、〜TW4は不良記憶
部12の各人呂力信号ビットでありメモリアレイで構成
され、それぞれワード線不良検出信号152はTV4、
ワード線不良位置信号158,156,154はTV1
〜TW3にそれぞれ書込まれる。以下、本発明を具体例
で説明する。なお、不良アドレス値は16進数表示であ
り、カッコにおける添え字として1例えば(111Ls
で示す。待機動作時に不良となる主メモリ2の入出力信
号122の位置はワード線不良位置信号158,156
,154(TW工〜TW3)により2進数で示す。また
本実施例の半導体メモリ装置は4Mワード×1ビットの
4MDRAMを使用した4M×8ビット構成を想定して
おり、データ線アドレス信号及びワード線アドレス信号
は共に(7F F)、、どなる。さらに同図のx印はそ
の値がドントケアであることを示し、llQ?I 、J
ll”レベルのいずれでも良いことを示す。
Next, the details of the above operation will be explained based on the state diagram of the defect storage section 12 shown in FIG. In the figure, TV, to TW4 are the power signal bits of the defective storage unit 12, which are configured by a memory array, and the word line defect detection signals 152 are TV4,
Word line defective position signals 158, 156, 154 are TV1
-Written to TW3, respectively. The present invention will be explained below using specific examples. The defective address value is expressed in hexadecimal, and the subscript in parentheses is 1, for example (111Ls
Indicated by The position of the input/output signal 122 of the main memory 2 which becomes defective during standby operation is the word line defective position signal 158, 156.
, 154 (TW engineering to TW3) in binary numbers. Further, the semiconductor memory device of this embodiment is assumed to have a 4M x 8 bit configuration using a 4M DRAM of 4M words x 1 bit, and both the data line address signal and the word line address signal are (7FF). Furthermore, the x mark in the figure indicates that the value is a don't care, and llQ? I, J
Indicates that any level is acceptable.

まず同図の動作例(1)、(3)は通常動作もしくはロ
ード/セーブ動作時において不良救済がない場合を示し
ている。予備メモリ4は非選択状態であり、ワード線不
良検呂信号152 (TV4)は情報が11”レベルと
なる。一方、ロード/セーブ動作時でワード線不良を救
済する場合は、上記ワード線不良検出信号152が14
0 I+レベルとなり、予備メモリ4が選択状態になる
First, operation examples (1) and (3) in the figure show cases where there is no defect repair during normal operation or load/save operation. The spare memory 4 is in a non-selected state, and the word line defect check signal 152 (TV4) has information at the 11" level. On the other hand, when relieving a word line defect during a load/save operation, Detection signal 152 is 14
0 I+ level, and the spare memory 4 becomes selected.

例えば同図の例(2)に示すように、第4図における不
良ワード線28(Wl)を主メモリ2の入出力信号Oビ
ット目のデータ線アドレス=(22A)、。
For example, as shown in example (2) in the same figure, the defective word line 28 (Wl) in FIG.

で選択される場合、予め不良記憶部12の上記アトL/
 ス(22A)1. ニ4ビットデータ“oooo”を
書込む。この結果、稼動時においてロード/セーブ処理
時は、内部転送アドレス信号146のデータ線アドレス
が(22A)1.に達した時、入出力信号切替回路SW
1において、不良切替信号160により入出力信号12
2の一つに予備メモリ4の入出力信号132が接続され
る。すなわち入出力信号8ビツトのそれぞれのスイッチ
(S工よ〜s、h)の中でスイッチS、Haの端子12
2aが端子132aに接続され、予備メモリ4の予備ワ
ード線w1を選択し、その他のスイッチ(S工、〜S工
h)は主メモリ2の入出力信号0ビツト目を除く外部入
出力端子112に接続される。
When selected, the above-mentioned atto L/ of the defective storage section 12 is
(22A)1. 2.Write 4-bit data “oooo”. As a result, during load/save processing during operation, the data line address of the internal transfer address signal 146 is (22A)1. When it reaches, the input/output signal switching circuit SW
1, the input/output signal 12 is switched by the defect switching signal 160.
The input/output signal 132 of the spare memory 4 is connected to one of the input/output signals 132 of the spare memory 4. In other words, among the switches (S, s, h) for 8 bits of input/output signals, the terminals 12 of switches S and Ha
2a is connected to the terminal 132a, and selects the spare word line w1 of the spare memory 4. connected to.

さらに主メモリ2のメモリ制御信号124は制御信号切
替回路SW2のスイッチ(S2&〜52h)の中で、ス
イッチS2aの端子124aが、不良切替信号160と
メモリ切替信号148により、セーブ処理時は端子L○
の低レベルに接続され、書込みモードになり、ロード処
理時は端子HIの高レベルに接続され、読出しモードに
なる。一方、予備メモリ4のメモリ制御信号150は制
御信号発生部14に接続され、セーブ処理時に高レベル
、ロード処理時に低レベルとそれぞれ設定される。
Furthermore, the memory control signal 124 of the main memory 2 is set to the terminal 124a of the switch S2a among the switches (S2&~52h) of the control signal switching circuit SW2 due to the defect switching signal 160 and the memory switching signal 148, and the terminal 124a of the switch S2a is set to the L terminal during the save process. ○
It is connected to the low level of terminal HI to enter the write mode, and during load processing, it is connected to the high level of the terminal HI to enter the read mode. On the other hand, the memory control signal 150 of the spare memory 4 is connected to the control signal generator 14, and is set to a high level during save processing and to a low level during load processing.

なお、主メモリ2及び予備メモリ4のメモリ制御信号1
24は高レベル、低レベルと固定しているがクロックパ
ルスで制御しても同様の動作を達成できる。
Note that the memory control signal 1 of the main memory 2 and the spare memory 4
24 is fixed at a high level and a low level, but the same operation can be achieved by controlling with a clock pulse.

以上の動作において、主メモリ2の不良入出力信号Oビ
ット目に接続されるスイッチSW1の端子122a以外
は、外部入出力信号112に接続され、セーブ処理時は
メモリブロック10が読出しモードであるので主メモリ
2への誤書込みは発生しない。同様なことから、他の入
出力信号1〜7ビツトも誤書込みは発生しない。さらに
ロード処理時は上記所定の入出力信号Oビットのみが書
込みモードであり、他のビットは読出しモードとなるた
め同様に誤書込みは発生しない。
In the above operation, all terminals other than the terminal 122a of the switch SW1 connected to the Oth bit of the defective input/output signal of the main memory 2 are connected to the external input/output signal 112, and the memory block 10 is in the read mode during the save process. Erroneous writing to main memory 2 does not occur. For the same reason, no erroneous writing occurs for the other input/output signals 1 to 7 bits. Furthermore, during the load process, only the predetermined input/output signal O bit is in write mode, and the other bits are in read mode, so that no erroneous write occurs.

第6図は本発明の動作を示すフローチャートである。ま
ず、通常動作では主メモリ2のみが活性され外部と読出
し/書込みが行われる。次に待機動作開始を検出、指示
されると、主メモリ2から予備メモリ4へ情報のセーブ
処理が開始される。
FIG. 6 is a flowchart showing the operation of the present invention. First, in normal operation, only the main memory 2 is activated and reading/writing from/to the outside is performed. Next, when the start of standby operation is detected and instructed, the process of saving information from the main memory 2 to the spare memory 4 is started.

この待機動作移行処理は第4図で説明したように主メモ
リ2を読出しモード、予備メモリ4を書込みモードに設
定する。その後、主メモリ2及び予備メモリ4に内部転
送アドレス146を印加、内部転送アドレス信号(XA
)を0番地から最終値(最大値XAE−2)まで順次ス
キャンする。同時に不良記憶部12に予め記憶した不良
検出信号152及び不良位置信号154,156,15
8のもと、主メモリ2の情報が予備メモリ4の対応する
番地に転送される。
This standby operation transition process sets the main memory 2 to the read mode and the spare memory 4 to the write mode, as explained in FIG. After that, the internal transfer address 146 is applied to the main memory 2 and the spare memory 4, and the internal transfer address signal (XA
) is sequentially scanned from address 0 to the final value (maximum value XAE-2). At the same time, a defect detection signal 152 and defect position signals 154, 156, 15 stored in advance in the defect storage section 12
8, the information in the main memory 2 is transferred to the corresponding address in the spare memory 4.

さらに待機動作終了後は、終了の検出、指示により、主
メモリ2から予備メモリ4へ情報のロード処理が開始さ
れる。この通常動作移行処理は予備メモリ4を読出しモ
ード、主メモリ2の所定のメモリブロック10を書込み
モードに設定し、上記同様に内部転送アドレス信号(X
A)の最終値まで順次スキャンされ、予備メモリ4にセ
ーブされていた主メモリ2の情報が主メモリ2の対応す
る番地に転送される。
Further, after the standby operation ends, upon detection and instruction of the end, loading processing of information from the main memory 2 to the spare memory 4 is started. This normal operation transition processing sets the spare memory 4 to the read mode, sets a predetermined memory block 10 of the main memory 2 to the write mode, and similarly sets the internal transfer address signal (X
The information in the main memory 2 that has been sequentially scanned until the final value of A) and has been saved in the spare memory 4 is transferred to the corresponding address in the main memory 2.

第7図に本発明の他の実施例による半導体メモリ装置の
ブロック図を示す。図において40は書込みバッファ回
路、172は上記バッファ回路400Å力信号線、17
4は出力信号線、176はバッファ回路40の書込み活
性信号、178は不良記憶部12の書込み活性信号であ
る。同図は、不良記憶部12へデータの書込みを可能と
するためのバッファ回路40を付加した点のみ第1図も
しくは第3図と異なり、他は同様である。このバッファ
回路40の入力信号線172は外部入出力信号112と
接続され、バッファ回路40の出力信号線174にはメ
モリ切替信号142(ワード線不良検出信号152及び
不良切替信号154゜156.158)が接続される。
FIG. 7 shows a block diagram of a semiconductor memory device according to another embodiment of the present invention. In the figure, 40 is a write buffer circuit, 172 is a 400 Å power signal line for the buffer circuit, 17
4 is an output signal line, 176 is a write activation signal of the buffer circuit 40, and 178 is a write activation signal of the defective storage section 12. This figure differs from FIG. 1 or 3 only in that a buffer circuit 40 is added to enable data to be written to the defective storage section 12, and the rest is the same. The input signal line 172 of this buffer circuit 40 is connected to the external input/output signal 112, and the output signal line 174 of the buffer circuit 40 has a memory switching signal 142 (word line defect detection signal 152 and defect switching signal 154° 156.158). is connected.

このバッファ回路40を用いることで不良記憶部12へ
の上記メモリ切替信号142の書込みが容易となる。
By using this buffer circuit 40, it becomes easy to write the memory switching signal 142 into the defective storage section 12.

すなわち、主メモリ2の検査結果に基づいて、外部入畠
力信号112に上記メモリ切替信号142をセットし、
外部書込み活性信号176を供給する。この結果、バッ
ファ回路40が活性化され、書込み活性信号178によ
り、不良アドレスに対応した不良記憶部12のアドレス
に上記メモリ切替信号142が書込まれる。これにより
不良ビットのオンライン書込みが容易となり、メモリ検
査時間、不良記憶部12への書込み等、救済処理時間を
節約できる。
That is, based on the test result of the main memory 2, the memory switching signal 142 is set to the external input signal 112,
Provides external write activation signal 176. As a result, the buffer circuit 40 is activated, and the write activation signal 178 causes the memory switching signal 142 to be written to the address of the defective storage section 12 corresponding to the defective address. This facilitates online writing of defective bits, and saves time for memory inspection and repair processing such as writing to the defective storage section 12.

なお、バッファ回路40は例えばトライステート形のバ
ッファで構成され、上記不良記憶部12への書込み動作
以外では外部書込み活性信号176で非活性化されてお
り、半導体メモリ装置の通常の読出し/書込み動作に影
響を与えることがない。
Note that the buffer circuit 40 is composed of, for example, a tri-state buffer, and is inactivated by an external write activation signal 176 except for the write operation to the defective storage section 12, and is used for normal read/write operations of the semiconductor memory device. has no effect on the

また不良記憶部12へ書込まれたデータの読出しは、バ
ッファ回路40を双方向バッファの使用で可能であるが
、その場合も通常の読出し/書込み動作に影響無いよう
制御される。
Further, data written to the defective storage section 12 can be read by using a bidirectional buffer in the buffer circuit 40, but even in this case, control is performed so as not to affect normal read/write operations.

不良記憶部12に使用するメモリは、第4図で示したよ
うに主メモリ2の入出力ビットが8ピント構成の場合、
最小4ビツト構成で良く、さらに上記ワード線不良及び
データ線不良の両者を救済する場合は8ビツト構成とな
る。一方、ワード線不良もしくはデータ線不良の一方を
救済する場合にビット構成を8ビツトとした場合は、デ
コーダ回路32が不要である。従って、そのデコード時
間分はセーブ/ロード時間から短縮できる。また8ビツ
ト構成で予備メモリを8個用意した場合は、主メモリ2
のメモリブロックチップ数8個を同時にすべて置換でき
ることは言うまでもない。
The memory used for the defective memory section 12 is as follows, when the input/output bits of the main memory 2 have an 8-pin configuration as shown in FIG.
A minimum 4-bit configuration is sufficient, and an 8-bit configuration is used when both the word line defect and the data line defect are to be relieved. On the other hand, if the bit configuration is set to 8 bits when repairing either a word line defect or a data line defect, the decoder circuit 32 is not necessary. Therefore, the decoding time can be reduced from the save/load time. In addition, if 8 spare memories are prepared in an 8-bit configuration, the main memory 2
Needless to say, it is possible to replace all eight memory block chips at the same time.

−船釣にDRAMを使用したメモリ装置ではアドレスマ
ルチ入力形式であり、同メモリブロック10はRAS(
Roty Address Signal)制御信号で
データ線アドレスを内部でラッチし、CAS(Colo
mn Address S ignal)制御信号でワ
ード線アドレスを内部でラッチし、メモリセルを選択す
る。従って、不良記憶部12は8ビツト構成のメモリを
使用して、かかるメモリを2分割して4ビット単位とし
て、それぞれを上記不良検出、不良位置信号とし、上記
RAS制御信号もしくはCAS制御信号のタイミングの
もとにそれぞれをラッチして救済に使用すれば良い。
- The memory device using DRAM for boat fishing has a multi-address input format, and the memory block 10 is RAS (
The data line address is internally latched using the Roty Address Signal) control signal, and the data line address is
The word line address is internally latched using the mn Address Signal) control signal and a memory cell is selected. Therefore, the defect storage unit 12 uses a memory with an 8-bit configuration, and divides the memory into two into 4-bit units, each of which is used as the defect detection and defect position signal, and the timing of the RAS control signal or CAS control signal. All you have to do is latch each one under and use it for relief.

第8図に第1図の不良記憶部14の他の実施例を示す。FIG. 8 shows another embodiment of the defect storage section 14 shown in FIG. 1.

同図の14は連想メモリ装置によって構成した実施例で
ある。
Reference numeral 14 in the figure is an embodiment constructed using an associative memory device.

同図において60は連想メモリセル部であり、不良ワー
ド線の位置を決めるデータ線アドレスを記憶する。また
62はワード線不良検出信号152のデータ部、64は
ワード線不良位置信号154゜156.158のデータ
部である。以下、簡単に動作を説明する。
In the figure, reference numeral 60 denotes an associative memory cell section, which stores a data line address for determining the position of a defective word line. Further, 62 is a data portion of the word line defect detection signal 152, and 64 is a data portion of the word line defect position signal 154°156.158. The operation will be briefly explained below.

待機動作移行時もしくは通常動作復帰時に、内部転送ア
ドレス146が発生された場合、連想メモリセル部60
に書込まれた不良ワード線の位置を決めるデータ線アド
レスが、内部転送アドレス146のデータ線アドレスと
一致比較される。次いで一致検出された不良ワード線の
ワードの内容、すなわちワード線不良検出信号152、
ワード線不良位置信号154,156,158のデータ
部が出力され、第1図に示したアクセス切替回路8で待
機動作時の不良アドレスが置換される。
When the internal transfer address 146 is generated when transitioning to standby operation or returning to normal operation, the associative memory cell unit 60
The data line address that determines the position of the defective word line written in is compared with the data line address of the internal transfer address 146. Next, the content of the word of the defective word line whose coincidence has been detected, that is, the word line defect detection signal 152,
The data portions of the word line defective position signals 154, 156, and 158 are output, and the defective addresses during standby operation are replaced by the access switching circuit 8 shown in FIG.

一般に連想メモリセル部60は1セル当たり8〜1oト
ランジスタ必要であるため、通常メモリセルに比べ2倍
以上とメモリセル占有面積を大きくする。反面、連想メ
モリのワード方向である、すなわち救済可能な本数は救
済回路設計時に任意に設定できるため、メモリ装置とし
て救済本数が少ない場合は、不良記憶部12をコンパク
トにできる利点がある。このため連想メモリ装置を使用
した本実施例は比較的少数ビットの救済を目的とするメ
モリ装置に好適である。一方、救済した不良ビットのワ
ード数だけを連想メモリセル部60の記憶データすなわ
ち不良アドレス信号を呼出し、同アドレス信号により主
メモリ2の情報を予備メモリ4ヘセーブ、もしくは予備
メモリ4から主メモリ2ヘロードすれば良いので、内部
のアドレス転送時間は上記ワード数だけとなり短縮され
る。
Generally, the content addressable memory cell section 60 requires 8 to 10 transistors per cell, so the area occupied by the memory cell is more than twice as large as that of a normal memory cell. On the other hand, since the word direction of the associative memory, that is, the number of lines that can be repaired can be arbitrarily set at the time of designing the relief circuit, there is an advantage that the defective storage section 12 can be made compact when the number of lines that can be repaired is small in the memory device. Therefore, this embodiment using an associative memory device is suitable for a memory device whose purpose is to rescue a relatively small number of bits. On the other hand, the memory data of the associative memory cell unit 60, that is, the defective address signal, is called for only the number of words of the defective bits that have been relieved, and the information in the main memory 2 is saved to the spare memory 4 or loaded from the spare memory 4 to the main memory 2 using the same address signal. Therefore, the internal address transfer time is reduced to the number of words mentioned above.

従って、連想メモリによる救済方法はアドレスサイズの
大きな大容量メモリ装置に有利である。
Therefore, the rescue method using associative memory is advantageous for large-capacity memory devices with large address sizes.

なお、上記実施例ではワード線不良の救済を目的として
構成したが、データ線不良の救済も可能である。それは
、連想メモリセル部をワード線アドレスに対しても一致
検索できるよう拡張することで達成できる。
Note that although the above embodiment is configured for the purpose of relieving defective word lines, it is also possible to relieve defective data lines. This can be achieved by extending the content addressable memory cell section so that it can also perform a match search for word line addresses.

以上のように待機動作時不良ビットの救済回路として、
主メモリ2と予備メモリ4を内部転送アドレス146で
同時に活性化し、不良の入出力信号を高速に切替る救済
方法を実施例として示した。
As described above, as a relief circuit for defective bits during standby operation,
A relief method is shown as an example in which the main memory 2 and the spare memory 4 are simultaneously activated using the internal transfer address 146, and defective input/output signals are switched at high speed.

一方、主メモリの不良アドレスを不良記憶部で新しいア
ドレスに変換し、そのアドレスで予備メモリをアクセス
しても、待機動作時の不良は同様に救済できる。この場
合は予備メモリの容量は主メモリより小規模で良い利点
がある。
On the other hand, even if a defective address in the main memory is converted into a new address in the defective storage section and the spare memory is accessed using that address, defects during standby operation can be similarly relieved. In this case, there is an advantage that the capacity of the spare memory is smaller than that of the main memory.

またセーブ/ロード時において入出力信号切替回路SW
Iで選択された主メモリ2のメモリブロック10以外は
読出しモードに設定されているが、これは不良切替信号
160とメモリ切替信号148によりメモリ制御信号(
メモリ選択信号、出力活性信号等)を非選択化すること
で、メモリブロック10の入出力信号122をハイイン
ピーダンス化できる。従って、装置外部からの入力にに
対して衝突することがない。
Also, when saving/loading, the input/output signal switching circuit SW
The memory block 10 of the main memory 2 selected by I is set to read mode, but this is caused by the memory control signal (
By deselecting the memory select signal, output activation signal, etc., the input/output signal 122 of the memory block 10 can be made high impedance. Therefore, there will be no collision with input from outside the device.

また本実施例で示した不良記憶部12ヘデータを書込む
バッファ回路40は、ワード線不良とデータ線不良の両
者の救済を目的としたメモリ装置、また連想メモリ装置
を用いた救済方法に関しても効果的である。なお、不良
記憶部12の不良検品信号、不良位置信号の構成、主メ
モリ2及び予備メモリ4の入出力信号ビット数、またS
RAM。
Furthermore, the buffer circuit 40 for writing data into the defective memory section 12 shown in this embodiment is also effective for a memory device aimed at relieving both word line defects and data line defects, and also for a relief method using an associative memory device. It is true. In addition, the configuration of the defective inspection signal and defective position signal of the defective memory section 12, the number of input/output signal bits of the main memory 2 and the spare memory 4, and the S
RAM.

DRAM等のメモリを限定するものではない。また、メ
モリを有するロジック、マイクロプロッセサ等にも使用
することができる。その池水発明の精神を逸脱すること
無く種々の変形が可能である。
It is not limited to memory such as DRAM. It can also be used in logics with memory, microprocessors, and the like. Various modifications can be made without departing from the spirit of the invention.

さらに不良記憶部12は複数ビット形式の一般的な半導
体メモリ、例えば不揮発性半導体メモリ(EPROM、
EEFROM、フユーズROM等)またはバッテリーバ
ックアップされた半導体メモリ (SRAM等)、また
SRAM、DRAMもしくは上記不揮発性半導体メモリ
の組合せで構成される。さらに上記半導体メモリを使用
した連想メモリ装置を使用しても良い。
Furthermore, the defective memory section 12 is a multi-bit general semiconductor memory, such as a non-volatile semiconductor memory (EPROM, etc.).
EEFROM, fuse ROM, etc.) or battery-backed semiconductor memory (SRAM, etc.), SRAM, DRAM, or a combination of the above nonvolatile semiconductor memories. Furthermore, an associative memory device using the above semiconductor memory may be used.

本発明の実施形態はメモリ装置全般を対象にしているが
、電源電圧の下降もしくは上昇等、比較的短時間で待機
動作移行処理を実行するため、例えばメモリブロック単
位で構成されたWS工(Wafer S cale I
 nteglation)、またメモリチップを複数有
するメモリモジュール、メモリカードのように比較的小
から中規模容量のメモリ装置に有効である。
Although the embodiments of the present invention target memory devices in general, in order to execute standby operation transition processing in a relatively short time due to a drop or rise in the power supply voltage, for example, a WS (Wafer) device configured in memory block units is used. Scale I
ntegration), and is also effective for memory devices with relatively small to medium capacity, such as memory modules and memory cards having multiple memory chips.

以上、本発明は待機動作時に発生する不良ビットの情報
を、−時予備メモリ4に置換え救済するものである。こ
れにより通常動作時は、メモリ装置全体の高速アクセス
時間と高歩留まりを達成できる。また予備メモリ4は自
分自身の不良ビットを避けて使用することにより、主メ
モリ2、予備メモリ4全てを待機動作時不良のメモリで
構成できる。従って、安価なメモリ装置が実現できる。
As described above, according to the present invention, information on defective bits generated during standby operation is replaced and saved in the -time spare memory 4. As a result, during normal operation, high-speed access time and high yield of the entire memory device can be achieved. Further, by using the spare memory 4 while avoiding its own defective bits, the main memory 2 and the spare memory 4 can all be configured with memories that are defective during standby operation. Therefore, an inexpensive memory device can be realized.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、メモリ装置の使用中に発生する待機動
作時の不良ビットについても、修正可能であるため装置
の稼動率及び信頼度が向上する。
According to the present invention, defective bits that occur during standby operation while the memory device is in use can also be corrected, thereby improving the operating rate and reliability of the device.

また一部分不良のメモリは、良品に比べ安価であるから
、装置価格を低価格に設定できる。さらに、本発明の半
導体メモリ装置は予備メモリに一部分不良のメモリも使
用できるので、全て低価格なメモリで構成できる。
Furthermore, since a partially defective memory is cheaper than a good memory, the device price can be set at a lower price. Furthermore, since the semiconductor memory device of the present invention can use partially defective memory as a spare memory, it can be constructed entirely of low-cost memory.

一方、本発明の半導体メモリ装置は主メモリの不良位置
を示す不良記憶部に複数ビット出力形式の一般的な不揮
発性メモリで構成することができ、欠陥ビットの救済方
法が単純である。またこの救済を実現するためのハード
ウェアも、主メモリ、予備メモリ及び不良記憶部を同時
に活性化して、不良記憶部のデータでアクセス切替を行
う単純な構成であり、かつ不良記憶部が小容量のメモリ
であるため、ロード/セーブ処理時間が高速な半導体メ
モリ装置を提供できる。さらに本発明の半導体メモリ装
置は装置稼働中においても、メモリ装置を停止させるこ
と無く、外部より不良記憶部へソフトウェア的に書込み
可能(例えばEPROMの書込み時間は数μS程度)な
だめ、装置の信頼性向上に役立つ。
On the other hand, the semiconductor memory device of the present invention can be configured with a general non-volatile memory that outputs a plurality of bits in the defective storage section indicating the defective location of the main memory, and the method for repairing defective bits is simple. In addition, the hardware to realize this relief has a simple configuration that activates the main memory, spare memory, and defective memory section at the same time, and switches access based on the data in the defective memory section, and the defective memory section has a small capacity. Therefore, it is possible to provide a semiconductor memory device with fast load/save processing time. Furthermore, even when the semiconductor memory device of the present invention is in operation, it is possible to write to a defective memory section from outside using software without stopping the memory device (for example, the writing time for EPROM is about several μS), which improves the reliability of the device. Helpful for improvement.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の半導体メモリ装置の原理を示すための
ブロック図、第2図は従来の技術による半導体メモリ装
置を説明するためのブロック図、第3図は本発明の第2
の実施例を説明するためのブロック図と動作タイミング
チャート、第4図は本発明の詳細な説明するためのブロ
ック図、第5図は第4図に示す不良記憶部を説明する状
態図、第6図は本発明の動作を示すフローチャート、第
7図は本発明の他の実施例を説明するためのブロック図
、第8図は第1図の不良記憶部を不揮発性メモリブロッ
クによる連想メモリ装置によって構成した実施例を説明
するためのブロック図である。 1・・・電源端子、2・・主メモリ、4・・・予備メモ
リ、6・・救済制御回路、24・・データ線アドレス方
向。 22・・・ワード線アドレス方向、8・・アクセス切替
回路、10・・・メモリブロック、12・・・不良記憶
部、16・・電源検出回路、100・・・動作活性信号
、110・・・外部のアクセス信号、120 主メモリ
のアクセス信号、130・予備メモリのアクセス信号、
140・アクセス制御信号、142・・メモリ切替信号
、112・・・外部の入出力信号、114・・・外部の
メモリ制御信号、116・・外部のアドレス信号、12
2・・・主メモリの入出力信号、124・・主メモリの
メモリ制御信号、134・・主メモリ及び予備メモリの
アドレス信号、132・・予備メモリの入出力信号、1
44・・・不良記憶部活性信号、146・・・内部転送
アドレス信号、148・・・メモリ切替信号、150・
・・予備メモリのメモリ制御信号、14・・・制御信号
発生部、152・・ワード線不良検出信号、154,1
56,158・・ワード線不良位置信号、32・・・デ
コーダ回路、160・・・不良切替信号、28.30・
・ワード線不良、28′。 30′・・・ワード線不良と同時に選択される良品のワ
ード線、112 a 〜112 h、132a〜132
h、122 a 〜122 h−切替スイッチSia〜
S1hの各端子、26 a 、 26 b 、 26 
c −不良ビット、134 a 〜134 h、114
a−114h・・切替スイッチS2a”s2hの各端子
、60・・連想メモリセル部、62・・ワード線不良検
出信号のデータ部、64・・ワード線不良位置信号のデ
ータ部、40・・・バッファ回路、172・・・バッフ
ァ回路の入力信号線、174 ・バッファ回路の出力信
号線、176・・・外部書込み活性信号、178・・内
部書込み活性信号、Vcc・電源電圧レベルHI、LO
・・・端子Wl、Wk・・・メモリブロックの不良ワー
ド線、wl、wk・・・予備ワード線、SW4・・・入
出力信号切替回路、SW2・・・アドレス信号切替回路
、SW3・・・制御信号切替回路、S工a〜S1h・・
・入出力信号切替スイッチ、S、a〜S2h・・制御信
号切替スイッチ、TW工〜TW4・・・不良記憶部巣 
1  ■ 第 2 図 〔υ剰城十丈藷予備メモ、月 〔テLり豪蜆庫文瀞1鵠
鳴メモ刃〕冨 3 コ ¥ 4  回 第 5 図 (XQI!ドント7アZ・hリ  σ” 、”l”しX
1ul14 Inj74jLV’Jiu/不  ど  
ス i 7  図
FIG. 1 is a block diagram for explaining the principle of a semiconductor memory device according to the present invention, FIG. 2 is a block diagram for explaining a conventional semiconductor memory device, and FIG. 3 is a block diagram for explaining the principle of a semiconductor memory device according to the present invention.
FIG. 4 is a block diagram and operation timing chart for explaining the embodiment of the present invention, FIG. 5 is a block diagram for explaining the detailed explanation of the present invention, FIG. 6 is a flowchart showing the operation of the present invention, FIG. 7 is a block diagram for explaining another embodiment of the present invention, and FIG. 8 is an associative memory device using a nonvolatile memory block to replace the defective memory section of FIG. 1. FIG. 2 is a block diagram for explaining an embodiment configured by the following. 1...Power supply terminal, 2...Main memory, 4...Spare memory, 6...Relief control circuit, 24...Data line address direction. 22... Word line address direction, 8... Access switching circuit, 10... Memory block, 12... Defective storage section, 16... Power supply detection circuit, 100... Operation activation signal, 110... external access signal, 120 main memory access signal, 130 spare memory access signal,
140 - access control signal, 142 - memory switching signal, 112 - external input/output signal, 114 - external memory control signal, 116 - external address signal, 12
2... Main memory input/output signal, 124... Main memory memory control signal, 134... Main memory and spare memory address signal, 132... Spare memory input/output signal, 1
44... Defective storage section activation signal, 146... Internal transfer address signal, 148... Memory switching signal, 150...
. . . Memory control signal for spare memory, 14 . . . Control signal generator, 152 . . . Word line defect detection signal, 154, 1
56,158... Word line defective position signal, 32... Decoder circuit, 160... Bad switching signal, 28.30...
- Defective word line, 28'. 30'...Good word lines selected at the same time as defective word lines, 112a to 112h, 132a to 132
h, 122 a ~ 122 h - changeover switch Sia ~
Each terminal of S1h, 26 a, 26 b, 26
c - defective bit, 134 a to 134 h, 114
a-114h...Each terminal of the changeover switch S2a''s2h, 60...Associative memory cell section, 62...Data section of the word line defect detection signal, 64...Data section of the word line defect position signal, 40... Buffer circuit, 172... Input signal line of buffer circuit, 174 - Output signal line of buffer circuit, 176... External write activation signal, 178... Internal write activation signal, Vcc/power supply voltage level HI, LO
...terminals Wl, Wk...defective word line of memory block, wl, wk...spare word line, SW4...input/output signal switching circuit, SW2...address signal switching circuit, SW3... Control signal switching circuit, S engineering a to S1h...
・Input/output signal changeover switch, S, a to S2h...Control signal changeover switch, TW work to TW4...Defective memory block
1 ■ 2nd figure [υResistance Jujyo 藷 preliminary memo, month [TEL goshokko bunsho 1 Umei memo blade] Tomi 3 ko ¥ 4th 5th figure (XQI! Don't 7 a Z・hri σ”, “l” and X
1ul14 Inj74jLV'Jiu/Fu Do
Su i 7 figure

Claims (1)

【特許請求の範囲】 1、半導体メモリ装置であって: (1)複数のメモリセルを有する主メモリと、 (2)上記主メモリの通常動作時は正常に動作する良品
ビットで、待機動作時に不良となる上記主メモリの不良
ビットを救済するための予備メモリと、 (3)上記主メモリの不良ビット位置を記憶する不良記
憶部と、 (4)上記不良記憶部を制御し、上記不良ビットを救済
制御する救済制御回路と、 (5)上記救済制御回路を活性化し、通常動作から待機
動作へ移行時は主メモリの情報を上記主メモリの不良ビ
ットに対応した予備メモリの置換ビットにセーブし、待
機動作から通常動作へ移行時は上記主メモリの不良ビッ
トに対応した上記置換ビットの情報を主メモリにロード
する機構を少なくとも具備してなることを特徴とする半
導体メモリ装置。 2、請求項1記載の半導体メモリ装置であって、上記セ
ーブもしくはロードする機構が、(1)アドレス信号、
入出力信号、メモリ制御信号、から少なくともなる主メ
モリのアクセス信号を、装置外部の上記アクセス信号と
予備メモリの上記アクセス信号のいずれかに切替るアク
セス切替回路と、 (2)上記アクセス切替回路を切替え、主メモリの不良
ビットを救済するための上記救済制御回路と、 (3)上記救済制御回路の出力であるアクセス制御信号
と、 (4)上記救済制御回路を通常動作から待機動作もしく
は待機動作から通常動作へ移行時に活性化する動作活性
信号とを少なくとも具備してなることを特徴とする半導
体メモリ装置。 3、請求項2記載の半導体メモリ装置であって、上記動
作活性信号が装置外部より印加することを特徴とする半
導体メモリ装置。 4、請求項1又は2記載の半導体メモリ装置であって。 (1)複数のメモリセルを有し、データ線アドレス信号
とワード線アドレス信号とに応答して該複数のメモリセ
ルから所定のメモリセルが選択されるメモリブロックと
、 (2)上記メモリブロックの集合である複数ビット入出
力形式の主メモリと、 (3)上記主メモリの通常動作時は良品ビットで待機動
作時に不良となるワード線不良を救済するための第1の
予備メモリと、上記主メモリの通常動作時は良品ビット
で待機動作時に不良となるデータ線不良を救済するため
の第2の予備メモリと、 (4)その第1の予備メモリの入力に上記データ線アド
レス信号及びワード線アドレス信号が供給され、第2の
予備メモリの入力に上記データ線アドレス信号及びワー
ド線アドレス信号が供給され、 (5)上記主メモリのワード線不良を記憶する第1の不
良記憶部と、上記主メモリのデータ線不良を記憶する第
2の不良記憶部と、 (6)上記主メモリのアドレス信号、入出力信号、書メ
モリ制御信号から少なくともなるアクセス信号を、上記
第1と第2の不良記憶部の情報をもとに装置外部の上記
アクセス信号から、第1もしくは第2の予備メモリの上
記アクセス信号に少なくとも切替る切替回路と、を具備
してなることを特徴とする半導体メモリ装置。 5、請求項4記載の半導体メモリ装置であって、上記デ
ータ線アドレス信号によって決定される上記第1の不良
記憶部の複数のアドレスに、上記第1の予備メモリの予
備ワード線を選択するための上記予備メモリの入出力信
号と上記主メモリの入出力信号を切替るためのワード線
不良の有無を示すワード線不良検出信号及びその不良主
メモリの入出力信号の位置を示すワード線不良位置信号
が書込まれ、 上記ワード線アドレス信号によって決定される上記第2
の不良記憶部の複数のアドレスに、上記第2の予備メモ
リの予備データ線を選択するための上記予備メモリの入
出力信号と上記主メモリの入出力信号を切替るためのデ
ータ線不良の有無を示すデータ線不良検出信号及びその
不良主メモリの入出力信号の位置を示すデータ線不良位
置信号が書込まれることを特徴とする半導体メモリ装置
。 6、請求項4記載の半導体メモリ装置であって、上記救
済制御回路が第1の動作活性信号により活性化され、 上記第1の不良記憶部の出力より上記ワード線不良検出
信号及びワード線不良位置信号が発生される場合に、上
記第1の予備メモリの入出力信号を選択し、上記第1の
予備メモリの複数の予備メモリセルから少なくともひと
つの予備メモリセルが上記データ線アドレス信号と上記
ワード線アドレス信号とに応答して選択され、その結果
上記主メモリのワード線に関する不良ビットの記憶情報
が予備メモリにセーブされ、上記第2の不良記憶部の出
力より上記データ線不良検出信号及びデータ線不良位置
信号が発生される場合に、上記第2の予備メモリの入出
力信号を選択し、上記第2の予備メモリの複数の予備メ
モリセルから少なくともひとつの予備メモリセルが上記
ワード線アドレス信号と上記データ線アドレス信号とに
応答して選択され、その結果上記主メモリのデータ線に
関する不良ビットの記憶情報が予備メモリにセーブされ
ることを特徴とする半導体メモリ装置。 7、請求項4記載の半導体メモリ装置であって、上記救
済制御回路が第2の動作活性信号により活性化され、 上記第1の不良記憶部の出力より上記ワード線不良検出
信号及びワード線不良位置信号が発生される場合に、上
記第1の予備メモリの入出力信号を選択し、上記第1の
予備メモリの複数の予備メモリセルから少なくともひと
つの予備メモリセルが上記データ線アドレス信号と上記
ワード線アドレス信号とに応答して選択され、その結果
上記予備メモリのワード線に関する置換ビットの記憶情
報が主メモリにロードされ、上記第2の不良記憶部の出
力より上記データ線不良検出信号及びデータ線不良位置
信号が発生される場合に、上記第2の予備メモリの入出
力信号を選択し、上記第2の予備メモリの複数の予備メ
モリセルから少なくともひとつの予備メモリセルが上記
ワード線アドレス信号と上記データ線アドレス信号とに
応答して選択され、その結果上記予備メモリのデータ線
に関する置換ビットの記憶情報が主メモリにロードされ
ることを特徴とする半導体メモリ装置。 8、請求項6又は7記載の半導体メモリ装置であって、 上記救済制御回路の第1の動作活性信号が、待機動作時
等の動作環境変化時に検出し活性化され、第2の動作活
性信号が、通常動作への復帰時に検出し活性化されるこ
とを特徴とする半導体メモリ装置。 9、請求項6又は7の半導体メモリ装置であって、上記
救済制御回路の第1の動作活性信号が、電源電圧の下降
を検出し活性化され、第2の動作活性信号が、電源電圧
の上昇を検出し活性化されることを特徴とする半導体メ
モリ装置。 10、請求項6又は7の半導体メモリ装置であって、上
記救済制御回路の第1の動作活性信号が該装置の外部か
らの指示で活性化され、第2の動作活性信号が該装置の
外部からの指示で少なくとも活性化されることを特徴と
する半導体メモリ装置。 11、請求項1又は2記載の半導体メモリ装置であって
、 主メモリのデータ線アドレスとワード線アドレスが同一
アドレスでかつ同一入出力信号ビットで救済する場合、
ワード線不良を優先的に救済するように構成されている
ことを特徴とする半導体メモリ装置。 12、請求項1又は2にいずれかひとつに記載の半導体
メモリ装置であって、 上記第1と第2の不良記憶部は複数ビット出力形式の半
導体メモリブロックによって構成されていることを特徴
とする半導体メモリ装置。 13、請求項4乃至7にいずれかひとつに記載の半導体
メモリ装置であって、 上記ワード線不良の救済か、データ線不良の救済か、い
ずれか一方の救済を行うように構成されていることを特
徴とする半導体メモリ装置。 14、請求項4乃至7にいずれかひとつに記載の半導体
メモリ装置であって、 上記第1と第2の不良記憶部が、待機動作時に発生する
不良アドレスを記憶し、かつ外部アドレスとの一致比較
を行う連想メモリセル部、ワード線不良検出信号及びワ
ード線不良位置信号のデータ部、もしくはデータ線不良
検出信号及びデータ線不良位置信号のデータ部、とから
少なくともなる連想メモリ装置によって構成されている
ことを特徴とする半導体メモリ装置。 15、請求項1又は2にいずれかひとつに記載の半導体
メモリ装置であって、 上記待機動作時に発生する主メモリの不良ビットが、ス
タティックRAMの高レベル、低レベルの電源電圧時も
しくは高レベル、低レベルの周囲温度時のデータ保持動
作モード、ダイナミックRAMの高レベル、低レベルの
電源電圧もしくは高レベル、低レベルの周囲温度時のリ
フレッシュ動作モードで、少なくとも検出され、通常動
作状態では正常に読み書き可能な良品ビットであること
を特徴とする半導体メモリ装置。 16、請求項4乃至6にいずれかひとつに記載の半導体
メモリ装置を用いた待機動作時の欠陥救済方法であって
、 上記データ線アドレス信号によって決定される第1の不
良記憶部の複数のアドレスに、上記第1の予備メモリの
アドレス信号、入出力信号、メモリ制御信号から少なく
ともなるアクセス信号と主メモリの上記アクセス信号を
少なくとも切替るためのワード線不良検出信号及びワー
ド線不良位置信号を書込み、上記ワード線アドレス信号
によって決定される上記第2のデータ線不良の不良記憶
部の複数のアドレスに、上記第2の予備メモリの上記ア
クセス信号と主メモリの上記アクセス信号を少なくとも
切替るためのデータ線不良検出信号及びデータ線不良位
置信号を書込む第1のステップと、 上記ワード線不良の第1の不良記憶部の出力より上記ワ
ード線不良検出信号及びワード線不良位置信号が発生さ
れる場合に、上記第1の予備メモリの複数の予備メモリ
セルから少なくともひとつの予備メモリセルが上記デー
タ線アドレス信号と上記ワード線アドレス信号とに応答
して選択され、その結果上記主メモリの記憶情報を第1
の予備メモリへセーブし、 上記データ線不良の第2の不良記憶部の出力より上記デ
ータ線不良検出信号及びデータ線不良位置信号が発生さ
れる場合に上記第2の予備メモリの複数の予備メモリセ
ルから少なくともひとつの予備メモリセルが上記ワード
線アドレス信号と上記データ線アドレス信号とに応答し
て選択され、その結果上記主メモリの記憶情報を第2の
予備メモリへセーブする第2のステップとを含むことを
特徴とする欠陥救済方法。 17、請求項4乃至7にいずれかひとつに記載の半導体
メモリ装置を用いた待機動作時の欠陥救済方法であって
、 上記救済制御回路が第2の動作活性信号により活性化さ
れ、 上記第1の不良記憶部の出力より上記ワード線不良検出
信号及びワード線不良位置信号が発生される場合に、上
記第1の予備メモリの上記アクセス信号を選択し、上記
第1の予備メモリの複数の予備メモリセルから少なくと
もひとつの予備メモリセルが上記データ線アドレス信号
と上記ワード線アドレス信号とに応答して選択され、そ
の結果上記予備メモリの記憶情報が主メモリにロードさ
れる第1のステップと、 上記第2の不良記憶部の出力より上記データ線不良検出
信号及びデータ線不良位置信号が発生される場合に、上
記第2の予備メモリの上記アクセス信号を選択し、上記
第2の予備メモリの複数の予備メモリセルから少なくと
もひとつの予備メモリセルが上記ワード線アドレス信号
と上記データ線アドレス信号とに応答して選択され、そ
の結果上記予備メモリの記憶情報が主メモリにロードさ
れる第2のステップとを含むことを特徴とする欠陥救済
方法。 18、請求項16又は17記載の欠陥救済方法であって
、 データ線アドレスとワード線アドレスが同一アドレスで
かつ同一入出力信号ビットで救済する場合、ワード線不
良を優先的に救済することを特徴とする欠陥救済方法。 19、請求項16又は17記載の欠陥救済方法であって
、第1と第2の不良記憶部は複数ビット出力形式の半導
体メモリブロックによって構成されていることを特徴と
する欠陥救済方法。 20、請求項16又は17記載の欠陥救済方法であつて
、上記ワード線不良の救済か、データ線不良の救済か、
いずれか一方の救済を行うように構成されていることを
特徴とする欠陥救済方法。 21、請求項16又は17記載の欠陥救済方法であって
、第1と第2の不良記憶部は、不良アドレスを記憶しか
つ外部アドレスとの一致比較を行う連想メモリセル部、
ワード線不良検出信号及びワード線不良位置信号のデー
タ部もしくはデータ線不良検出信号及びデータ線不良位
置信号のデータ部とから少なくともなる連想メモリ装置
によって構成されていることを特徴とする欠陥救済方法
。 22、請求項12又は14記載半導体メモリ装置におい
て、上記不良記憶部が電気で書込み、電気で消去できる
EEPROM形メモリセルか、または電気で書込み、紫
外線で消去するEPROM形メモリセルか、フェーズR
OM形メモリセルか、上記不揮発性メモリセルとSRA
MもしくはDRAMとの組合せか、電池でバックアップ
されたSRAM形メモリセルか、のいずれかで構成され
ていることを特徴とする半導体メモリ装置。 23、請求項12又は14記載半導体メモリ装置におい
て、上記不良記憶部の入出力信号に書込みもしくは読出
しが少なくともできるバッファ回路を設けたことを特徴
とする半導体メモリ装置。 24、請求項1又は2記載の半導体メモリ装置において
、上記主メモリと上記予備メモリの書込み/読出し信号
もしくはチップ活性信号を少なくともコントロールする
ため、制御信号発生部を設けたことを特徴とする半導体
メモリ装置。 25、請求項1又は2記載の半導体メモリ装置において
、上記主メモリを構成するメモリと、上記予備メモリが
同一構成のメモリであることを特徴とする半導体メモリ
装置。 26、請求項1又は2記載の半導体メモリ装置において
、上記主メモリと、上記予備メモリと、上記不良記憶部
を含む救済制御回路と、上記アクセス切替回路と、を少
なくとも同一半導体基体上に設けたことを特徴とする半
導体メモリ装置。
[Claims] 1. A semiconductor memory device comprising: (1) a main memory having a plurality of memory cells; (2) a non-defective bit that operates normally during normal operation of the main memory, and a non-defective bit that operates normally during standby operation; a spare memory for relieving defective bits of the main memory that become defective; (3) a defective memory section for storing the defective bit position of the main memory; (4) a defective memory section for controlling the defective memory section and saving the defective bits. (5) Activate the rescue control circuit, and when transitioning from normal operation to standby operation, save information in the main memory to a replacement bit in the spare memory corresponding to the defective bit in the main memory. A semiconductor memory device comprising at least a mechanism for loading information of the replacement bit corresponding to the defective bit in the main memory into the main memory when transitioning from standby operation to normal operation. 2. The semiconductor memory device according to claim 1, wherein the saving or loading mechanism comprises: (1) an address signal;
an access switching circuit that switches a main memory access signal consisting of at least an input/output signal and a memory control signal to either the access signal external to the device or the access signal of a spare memory; (2) the access switching circuit; (3) An access control signal that is the output of the relief control circuit; (4) Switching the relief control circuit from normal operation to standby operation or standby operation. 1. A semiconductor memory device comprising at least an operation activation signal that is activated when transitioning from normal operation to normal operation. 3. The semiconductor memory device according to claim 2, wherein the operation activation signal is applied from outside the device. 4. The semiconductor memory device according to claim 1 or 2. (1) a memory block having a plurality of memory cells, in which a predetermined memory cell is selected from the plurality of memory cells in response to a data line address signal and a word line address signal; (2) a memory block having a plurality of memory cells; (3) a first spare memory for relieving defective word lines that are good bits during normal operation of the main memory and become defective during standby operation; (4) A second spare memory for relieving data line defects that are good bits during normal operation of the memory and become defective during standby operation; (4) The above data line address signal and word line are connected to the inputs of the first spare memory. an address signal is supplied, and the data line address signal and the word line address signal are supplied to inputs of the second spare memory; (6) a second defective storage section that stores data line defects of the main memory; A semiconductor memory device comprising: a switching circuit that at least switches from the access signal external to the device to the access signal of a first or second spare memory based on information in a storage section. 5. The semiconductor memory device according to claim 4, wherein a spare word line of the first spare memory is selected for a plurality of addresses of the first defective memory section determined by the data line address signal. A word line defect detection signal indicating the presence or absence of a word line defect for switching between the input/output signal of the spare memory and the input/output signal of the main memory, and a word line defect location indicating the location of the defective main memory input/output signal. A signal is written to the second word line address signal determined by the word line address signal.
presence or absence of a defective data line for switching between an input/output signal of the spare memory for selecting a spare data line of the second spare memory and an input/output signal of the main memory at a plurality of addresses of the defective storage section of the second spare memory; A semiconductor memory device characterized in that a data line defect detection signal indicating a defective main memory and a data line defect position signal indicating a position of an input/output signal of the defective main memory are written. 6. The semiconductor memory device according to claim 4, wherein the relief control circuit is activated by a first operation activation signal, and the word line failure detection signal and the word line failure are detected from the output of the first failure storage section. When a position signal is generated, an input/output signal of the first spare memory is selected, and at least one spare memory cell from a plurality of spare memory cells of the first spare memory is connected to the data line address signal and the above. As a result, the storage information of the defective bit regarding the word line of the main memory is saved in the spare memory, and the data line defect detection signal and the data line defect detection signal are selected from the output of the second defect storage section. When a data line defective position signal is generated, an input/output signal of the second spare memory is selected, and at least one spare memory cell from a plurality of spare memory cells of the second spare memory is set to the word line address. A semiconductor memory device characterized in that the memory information of a defective bit associated with the data line of the main memory is saved in a spare memory by being selected in response to a signal and the data line address signal. 7. The semiconductor memory device according to claim 4, wherein the relief control circuit is activated by a second operation activation signal, and the word line failure detection signal and the word line failure are detected from the output of the first failure storage section. When a position signal is generated, an input/output signal of the first spare memory is selected, and at least one spare memory cell from a plurality of spare memory cells of the first spare memory is connected to the data line address signal and the above. As a result, the storage information of the replacement bit regarding the word line in the spare memory is loaded into the main memory, and the data line defect detection signal and the word line address signal are selected from the output of the second defect storage section. When a data line defective position signal is generated, an input/output signal of the second spare memory is selected, and at least one spare memory cell from a plurality of spare memory cells of the second spare memory is set to the word line address. A semiconductor memory device characterized in that the storage information of the replacement bit regarding the data line of the spare memory is loaded into the main memory by being selected in response to the data line address signal and the data line address signal. 8. The semiconductor memory device according to claim 6 or 7, wherein the first operation activation signal of the rescue control circuit is detected and activated when an operation environment changes such as during standby operation, and the second operation activation signal is activated. is detected and activated upon return to normal operation. 9. The semiconductor memory device according to claim 6 or 7, wherein the first operation activation signal of the relief control circuit is activated upon detecting a drop in the power supply voltage, and the second operation activation signal is activated upon detection of a drop in the power supply voltage. A semiconductor memory device characterized in that it is activated by detecting a rise. 10. The semiconductor memory device according to claim 6 or 7, wherein the first operation activation signal of the relief control circuit is activated by an instruction from outside the device, and the second operation activation signal is activated by an instruction from outside the device. A semiconductor memory device characterized in that it is activated at least by an instruction from a semiconductor memory device. 11. In the semiconductor memory device according to claim 1 or 2, when the data line address and the word line address of the main memory are the same address and the same input/output signal bit is used for relief,
A semiconductor memory device characterized in that it is configured to preferentially relieve word line defects. 12. The semiconductor memory device according to claim 1 or 2, characterized in that the first and second defective memory sections are constituted by semiconductor memory blocks of multi-bit output format. Semiconductor memory device. 13. The semiconductor memory device according to any one of claims 4 to 7, wherein the semiconductor memory device is configured to repair either the word line defect or the data line defect. A semiconductor memory device characterized by: 14. The semiconductor memory device according to any one of claims 4 to 7, wherein the first and second defect storage sections store a defective address that occurs during standby operation, and match an external address. The associative memory device includes at least an associative memory cell section for comparison, a data section for a word line defect detection signal and a word line defect position signal, or a data section for a data line defect detection signal and a data line defect position signal. A semiconductor memory device characterized by: 15. The semiconductor memory device according to claim 1 or 2, wherein the defective bit of the main memory occurring during the standby operation is at a high level, a low level power supply voltage of a static RAM, or a high level; Data retention operating mode at low level ambient temperature, dynamic RAM high level, low level power supply voltage or refresh operating mode at high level, low level ambient temperature are at least detected and read and written normally under normal operating conditions. A semiconductor memory device characterized in that it is a non-defective bit. 16. A defect relief method during standby operation using the semiconductor memory device according to any one of claims 4 to 6, comprising: a plurality of addresses of the first defective memory section determined by the data line address signal; writing a word line defect detection signal and a word line defect position signal for switching at least the access signal consisting of the address signal, input/output signal, and memory control signal of the first spare memory and the access signal of the main memory; , for switching at least the access signal of the second spare memory and the access signal of the main memory to a plurality of addresses of the defective storage section of the second data line defect determined by the word line address signal; a first step of writing a data line defect detection signal and a data line defect position signal, and the word line defect detection signal and the word line defect position signal are generated from the output of the first defect storage section of the word line defect; In this case, at least one spare memory cell from a plurality of spare memory cells of the first spare memory is selected in response to the data line address signal and the word line address signal, so that the information stored in the main memory is selected. The first
and when the data line defect detection signal and the data line defect position signal are generated from the output of the second defect memory section of the data line defect, the plurality of reserve memories of the second reserve memory a second step of selecting at least one spare memory cell from the cells in response to the word line address signal and the data line address signal, so that information stored in the main memory is saved to a second spare memory; A defect remedy method characterized by comprising: 17. A defect relief method during standby operation using the semiconductor memory device according to any one of claims 4 to 7, wherein the relief control circuit is activated by a second operation activation signal, and the first When the word line defect detection signal and the word line defect position signal are generated from the output of the defective storage section of the memory unit, the access signal of the first spare memory is selected, and a first step in which at least one spare memory cell is selected from the memory cells in response to the data line address signal and the word line address signal, so that stored information in the spare memory is loaded into main memory; When the data line defect detection signal and the data line defect position signal are generated from the output of the second defective memory section, the access signal of the second reserve memory is selected, and the access signal of the second reserve memory is selected. At least one spare memory cell from the plurality of spare memory cells is selected in response to the word line address signal and the data line address signal, so that information stored in the spare memory is loaded into the main memory. A defect remediation method characterized by comprising the steps of: 18. The defect relief method according to claim 16 or 17, characterized in that when the data line address and the word line address are the same address and the same input/output signal bits are used for relief, word line defects are preferentially relieved. and how to remedy defects. 19. The defect relief method according to claim 16 or 17, wherein the first and second defective memory sections are constituted by semiconductor memory blocks of multi-bit output format. 20. The defect relief method according to claim 16 or 17, wherein the word line defect relief or the data line defect relief method is provided.
A defect remedy method characterized in that it is configured to provide relief for either party. 21. The defect relief method according to claim 16 or 17, wherein the first and second defective memory sections are associative memory cell sections that store the defective address and perform a match comparison with an external address;
1. A defect relief method comprising an associative memory device comprising at least a data part of a word line defect detection signal and a word line defect position signal, or a data part of a data line defect detection signal and a data line defect position signal. 22. The semiconductor memory device according to claim 12 or 14, wherein the defective memory portion is an EEPROM type memory cell that can be electrically written to and erased by electricity, or an EPROM type memory cell that is electrically written to and erased by ultraviolet rays.
OM type memory cell or the above nonvolatile memory cell and SRA
1. A semiconductor memory device comprising either a combination of M or DRAM, or an SRAM type memory cell backed up by a battery. 23. The semiconductor memory device according to claim 12 or 14, further comprising a buffer circuit capable of at least writing to or reading input/output signals of the defective storage section. 24. The semiconductor memory device according to claim 1 or 2, further comprising a control signal generating section for controlling at least write/read signals or chip activation signals of the main memory and the spare memory. Device. 25. The semiconductor memory device according to claim 1 or 2, wherein the memory constituting the main memory and the spare memory have the same configuration. 26. The semiconductor memory device according to claim 1 or 2, wherein the main memory, the spare memory, the relief control circuit including the defective storage section, and the access switching circuit are provided on at least the same semiconductor substrate. A semiconductor memory device characterized by:
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