JPH04162669A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

Info

Publication number
JPH04162669A
JPH04162669A JP28896590A JP28896590A JPH04162669A JP H04162669 A JPH04162669 A JP H04162669A JP 28896590 A JP28896590 A JP 28896590A JP 28896590 A JP28896590 A JP 28896590A JP H04162669 A JPH04162669 A JP H04162669A
Authority
JP
Japan
Prior art keywords
wiring
degrees
layer
chip
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP28896590A
Other languages
Japanese (ja)
Inventor
Sadaji Tasai
太細 貞治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP28896590A priority Critical patent/JPH04162669A/en
Publication of JPH04162669A publication Critical patent/JPH04162669A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To enable a wiring length of a signal net to be reduced using a skew wiring by aligning a basic cell at 45 degrees for one side of a rectangular chip. CONSTITUTION:A pad 2 and a cell for external I/O 3 are regularly aligned at a peripheral region of a chip 1, while an internal basic cell 4 at an internal region is aligned at 45 degrees for one side of the rectangular chip 1. Then, a wiring region 5 is prepared between the internal basic cells 4 and is used as a first-layer signal wiring region.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に間し、特にマスタースライス
型の半導体集積回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to semiconductor integrated circuits, and particularly to master slice type semiconductor integrated circuits.

〔従来の技術〕[Conventional technology]

従来、この種の半導体累積回路のチップ構成は、第4図
にその一例を示す様に、内部領域に設けられる内部基本
セル4Bは、四角形のチップIBの一辺に対して直交す
2つの方向にわたってアレイ状に配列されていた。すな
わち、内部基本セル4Bは横方向に複数個連結されて群
を成し、配線領域5Aを交互にはさむ形で縦方向に内部
基本セル群が配列されている。この場合、配線領域5A
に施される配線を第1層の金属配線にて形成し、内部基
本セル4Bをまたぐ形で施される配線を第2層の金属配
線にて形成している。
Conventionally, in the chip configuration of this type of semiconductor cumulative circuit, as shown in FIG. They were arranged in an array. That is, a plurality of internal basic cells 4B are connected in the horizontal direction to form a group, and the internal basic cells 4B are arranged in the vertical direction so as to alternately sandwich the wiring area 5A. In this case, wiring area 5A
The wiring to be applied to the inner basic cell 4B is formed by the first layer of metal wiring, and the wiring to be applied to straddle the internal basic cell 4B is formed by the second layer of metal wiring.

更に高集積化を進めた場合、より多くの配線領域を必要
とするため、一般的には、第2層の金属配線上に形成さ
れる第3層の金属配線の主方向は、上記第1層の金属配
線の主方向と同じとし、更に第4層の金属配線の主方向
は、上記第2層の金属配線の主方向と同じに設定される
When further increasing integration, more wiring area is required, so generally the main direction of the third layer metal wiring formed on the second layer metal wiring is the same as that of the first layer. The main direction of the metal wiring in the fourth layer is set to be the same as the main direction of the metal wiring in the second layer.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

このような従来の半導体集積回路では、基本セルの配列
方向はチップの一辺に対して直交する2つの方向にわた
ってアレイ状に配列され、例えば第1層と第3層の金属
配線の方向を横方向とし、第2層と第4層の金属配線方
向を縦方向のように配列している。しかしこのような配
列では次のような欠点がある。
In such conventional semiconductor integrated circuits, the basic cells are arranged in an array in two directions perpendicular to one side of the chip. The metal wiring directions of the second and fourth layers are arranged in the vertical direction. However, such an arrangement has the following drawbacks.

第1点として、信号配線が3層以上から成る半導体集積
回路では、2層配線のものに比べると確かに配線性は向
上するが、各信号ネットの配線長を考える時、最適とは
言えない。即ち、信号ネットの一部が第1層から第3層
へ、もしくは第2層から第4層へ乗り換わるだけである
First, in semiconductor integrated circuits with signal wiring in three or more layers, wiring performance is certainly improved compared to two-layer wiring, but when considering the wiring length of each signal net, it cannot be said to be optimal. . That is, only a part of the signal net is transferred from the first layer to the third layer or from the second layer to the fourth layer.

第2点として、プリント基板等の一般的多層基板で行な
われている斜め配線を従来型の半導体集積回路に適用す
るとして考えると、基本セルの配列方向がチップの一辺
に対して直交する2つの方向、例えば横方向が第1層、
縦方向が第2層となり、斜め配線が第3層、第4層とい
うことになる。最上層配線がチップの外周を取り巻く電
源配線を兼ねていることを考えると、内部領域上の最上
層配線の方向とチップ周辺上の最上層配線の方向が45
度もしくは135度の角度をもつことになり、配線性が
極めて悪化するだけでなく、その鋭角性故にプロセス上
の不具合も発生するという問題点があった。
The second point is that if we apply diagonal wiring, which is done on general multilayer boards such as printed circuit boards, to conventional semiconductor integrated circuits, we can use two circuits in which the arrangement direction of the basic cells is perpendicular to one side of the chip. direction, for example, the horizontal direction is the first layer,
The vertical direction is the second layer, and the diagonal wiring is the third and fourth layers. Considering that the top layer wiring also serves as power supply wiring surrounding the outer periphery of the chip, the direction of the top layer wiring on the internal area and the direction of the top layer wiring on the chip periphery is 45.
This results in an angle of 135 degrees or 135 degrees, which not only causes extremely poor wiring performance, but also causes problems in the process due to the acute angle.

〔課題を解決するための手段〕[Means to solve the problem]

第1の発明の半導体集積回路は、四角形のチップの周辺
部に配置された複数の外部出力用セルとパッドとを含む
外部領域と、この外部領域の内側に配置された複数の基
本セルを含む内部領域とを備えたマスタースライス型の
半導体集積回路に於て、前記基本セルがチップの一辺に
対して45度の傾きを成して配列されているものである
A semiconductor integrated circuit according to a first aspect of the present invention includes an external region including a plurality of external output cells and pads arranged at the periphery of a rectangular chip, and a plurality of basic cells arranged inside this external region. In a master slice type semiconductor integrated circuit having an internal region, the basic cells are arranged at an angle of 45 degrees with respect to one side of the chip.

・ 第2の発明の半導体集積回路は、四角形のチップの
周辺部に配置された複数の外部出力用セルとパッドを含
む外部領域と、この外部領域の内側に配置された複数の
基本セルを含む内部領域と、前記外部領域と内部領域上
に設けられた4層の配線とを備えたマスタースライス型
の半導体集積回路に於て、前記基本セルをチップの一辺
に対して45度の傾きを成して配列すると共に、チップ
の一辺に対して前記4層の配線のうち第1層の配線の主
方向を45度に、第2層の配線の主方向を135度に、
第3層の配線の主方向を0度に、第4層の配線の主方向
を90度にそれぞれ設定したものである。
- The semiconductor integrated circuit of the second invention includes an external region including a plurality of external output cells and pads arranged at the periphery of a rectangular chip, and a plurality of basic cells arranged inside this external region. In a master slice type semiconductor integrated circuit comprising an internal region and four layers of wiring provided on the external region and the internal region, the basic cell is tilted at an angle of 45 degrees with respect to one side of the chip. At the same time, the main direction of the first layer wiring of the four layers of wiring is set at 45 degrees, and the main direction of the second layer wiring is set at 135 degrees with respect to one side of the chip.
The main direction of the third layer wiring is set to 0 degrees, and the main direction of the fourth layer wiring is set to 90 degrees.

〔実施例〕〔Example〕

次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第1図は本発明の第1の実施例のレイアウト図であり、
具体的にはゲートアレイ方式LSIのレイアウト構成図
である。
FIG. 1 is a layout diagram of a first embodiment of the present invention,
Specifically, it is a layout configuration diagram of a gate array type LSI.

第1図において、チップ1の周辺領域にはパッド2と外
部入出力用セル3が規則正しく配列され、それに対して
、内部領域における内部基本セル4は、四角形のチップ
1の一辺に対して45度の傾きを成して配列されている
。そして、内部基本セル4間には配線領域5が用意され
ており、第1層の信号配線領域として使用される。
In FIG. 1, pads 2 and external input/output cells 3 are regularly arranged in the peripheral area of a chip 1, while internal basic cells 4 in the internal area are arranged at an angle of 45 degrees with respect to one side of the rectangular chip 1. They are arranged with an inclination of . A wiring area 5 is provided between the internal basic cells 4, and is used as a signal wiring area of the first layer.

第2図に第1図に示したゲートアレイ方式LSIでの四
層配線の方向軸と多層間のスルーホール設置格子の配置
を示す。
FIG. 2 shows the direction axes of four-layer wiring and the arrangement of through-hole installation grids between multiple layers in the gate array type LSI shown in FIG.

第2図に示したように、チップ1の一辺に対して第一層
の信号配線の主方向は45度、第2層の信号配線の主方
向は135度、第3層の信号配線の主方向は0度、第4
層の信号配線の主方向は90度にそれぞれ設定されてい
る。又、第2図では各隣接間スルーホールの設置に当た
り、優先格子を定めていることを示している。すなわち
第2図において6は1−2層スルーホール優先格子、7
は2−3層スルーホール優先格子、8は3−4層スルー
ホール優先格子を示している。このことはプロセス技術
に関わるものであり、特に平坦性を維持し、信頼度を高
める為に定めている。従ってプロセス技術がゆるす限り
、各層間の格子交点がスルーホール設置可能となること
は云うまでもない。
As shown in Figure 2, the main direction of the signal wiring in the first layer is 45 degrees to one side of the chip 1, the main direction of the signal wiring in the second layer is 135 degrees, and the main direction of the signal wiring in the third layer is 45 degrees to one side of the chip 1. Direction is 0 degrees, 4th
The main directions of the signal wiring in each layer are set at 90 degrees. Furthermore, FIG. 2 shows that a priority grid is determined when installing through-holes between adjacent holes. That is, in FIG. 2, 6 is the 1-2 layer through-hole preferential grating, and 7
8 indicates a 2-3 layer through-hole preferential lattice, and 8 indicates a 3-4 layer through-hole preferential lattice. This is related to process technology, and is determined in particular to maintain flatness and improve reliability. Therefore, it goes without saying that as long as process technology allows, through-holes can be installed at grid intersections between layers.

第3図は本発明の第2の実施例のレイアウト図であり、
具体的には5OG(Sea  ofGate)方式LS
Iのレイアウト構成図である。基本的考え方は、第1の
実施例と同じであるが、チップIAに形成される1層目
の信号配線をなくし、その分向部領域の基本セル4Aを
敷き詰めた配置としている。
FIG. 3 is a layout diagram of a second embodiment of the present invention,
Specifically, 5OG (Sea of Gate) method LS
It is a layout configuration diagram of I. The basic idea is the same as that of the first embodiment, but the first layer of signal wiring formed on the chip IA is eliminated, and the basic cells 4A in the diagonal region are arranged in a spread-out manner.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、内部領域の基本セルの配
列方向を、四角形のチップの一辺に対して45度の傾き
を成して配列し、信号配線の第1層を同45度とし、第
2層を135度、第3層を0度、第4層を90度とする
ことにより、実質斜め配線を使って信号ネットの配線長
を短縮することができる。しかも最上層が従来と同じく
チップの一辺の方向に沿った方向となっているので、電
源配線を含む周辺部の配線レイアウトは従来通り設計で
きる。チップの大型化に伴ない信号ネットの配線長は遅
延時間の大部分を占めているため、配線長の短縮化はL
SIの特性を向上させる点で効果的である。
As explained above, in the present invention, the basic cells in the internal region are arranged at an angle of 45 degrees with respect to one side of the square chip, and the first layer of signal wiring is arranged at an angle of 45 degrees to one side of the square chip. By setting the second layer at 135 degrees, the third layer at 0 degrees, and the fourth layer at 90 degrees, the wiring length of the signal net can be shortened by substantially using diagonal wiring. Moreover, since the top layer is oriented along one side of the chip as in the past, the wiring layout of the peripheral area including the power supply wiring can be designed in the same way as before. As chips become larger, the wiring length of the signal net accounts for most of the delay time, so reducing the wiring length is
This is effective in improving the characteristics of SI.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の第1の実施例のレイアウ図、第2図は
第1図に示されたレイアウト時での信号配線の方向軸と
スルーホール優先設置格子の配置図、第3図は本発明の
第2の実施例のレイアウト図、第4図は従来のゲートア
レイ方式LSIの一例のレイアウト図である。 1、IA、IB・・・チップ、2・・・パッド、3゜3
A・・・外部入出力用セル、4,4A、4B・・・内部
基本セル、5,5A・・・配線領域、6・・・1−2層
スルーホール優先格子、7・・・2−3層スルーホール
優先格子、8・・・3−4・・・層スルーホール優先格
子。
FIG. 1 is a layout diagram of the first embodiment of the present invention, FIG. 2 is a layout diagram of the signal wiring direction axis and through-hole priority installation grid in the layout shown in FIG. 1, and FIG. A layout diagram of the second embodiment of the present invention, and FIG. 4 is a layout diagram of an example of a conventional gate array type LSI. 1, IA, IB...chip, 2...pad, 3゜3
A... External input/output cell, 4, 4A, 4B... Internal basic cell, 5, 5A... Wiring area, 6... 1-2 layer through hole priority lattice, 7... 2- 3-layer through-hole priority grating, 8...3-4... layer through-hole priority grating.

Claims (1)

【特許請求の範囲】 1、四角形のチップの周辺部に配置された複数の外部出
力用セルとパッドとを含む外部領域と、この外部領域の
内側に配置された複数の基本セルを含む内部領域とを備
えたマスタースライス型の半導体集積回路に於て、前記
基本セルがチップの一辺に対して45度の傾きを成して
配列されていることを特徴とする半導体集積回路。 2、四角形のチップの周辺部に配置された複数の外部出
力用セルとパッドを含む外部領域と、この外部領域の内
側に配置された複数の基本セルを含む内部領域と、前記
外部領域と内部領域上に設けられた4層の配線とを備え
たマスタースライス型の半導体集積回路に於て、前記基
本セルをチップの一辺に対して45度の傾きを成して配
列すると共に、チップの一辺に対して前記4層の配線の
うち第1層の配線の主方向を45度に、第2層の配線の
主方向を135度に、第3層の配線の主方向を0度に、
第4層の配線の主方向を90度にそれぞれ設定したこと
を特徴とする半導体集積回路。
[Claims] 1. An external region including a plurality of external output cells and pads arranged at the periphery of a rectangular chip, and an internal region including a plurality of basic cells arranged inside this external region. 1. A master slice type semiconductor integrated circuit comprising: a master slice type semiconductor integrated circuit, wherein the basic cells are arranged at an angle of 45 degrees with respect to one side of the chip. 2. An external area including a plurality of external output cells and pads arranged around the periphery of a rectangular chip, an internal area including a plurality of basic cells arranged inside this external area, and a In a master slice type semiconductor integrated circuit having four layers of wiring provided on a region, the basic cells are arranged at an angle of 45 degrees with respect to one side of the chip, and one side of the chip is Among the four layers of wiring, the main direction of the first layer wiring is set at 45 degrees, the main direction of the second layer wiring is set at 135 degrees, and the main direction of the third layer wiring is set at 0 degrees.
A semiconductor integrated circuit characterized in that the main directions of the wiring in the fourth layer are each set at 90 degrees.
JP28896590A 1990-10-26 1990-10-26 Semiconductor integrated circuit Pending JPH04162669A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP28896590A JPH04162669A (en) 1990-10-26 1990-10-26 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28896590A JPH04162669A (en) 1990-10-26 1990-10-26 Semiconductor integrated circuit

Publications (1)

Publication Number Publication Date
JPH04162669A true JPH04162669A (en) 1992-06-08

Family

ID=17737093

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28896590A Pending JPH04162669A (en) 1990-10-26 1990-10-26 Semiconductor integrated circuit

Country Status (1)

Country Link
JP (1) JPH04162669A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04352344A (en) * 1991-05-29 1992-12-07 Sharp Corp Semiconductor integrated circuit
US5859448A (en) * 1996-06-27 1999-01-12 Sun Microsystems, Inc. Alternative silicon chip geometries for integrated circuits
US6163042A (en) * 1998-07-02 2000-12-19 Oki Electric Industry Co., Ltd. Semiconductor integrated circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04352344A (en) * 1991-05-29 1992-12-07 Sharp Corp Semiconductor integrated circuit
US5859448A (en) * 1996-06-27 1999-01-12 Sun Microsystems, Inc. Alternative silicon chip geometries for integrated circuits
US6163042A (en) * 1998-07-02 2000-12-19 Oki Electric Industry Co., Ltd. Semiconductor integrated circuit

Similar Documents

Publication Publication Date Title
JP2002299457A (en) Method for wiring semiconductor integrated circuit and structure thereof
US6305002B1 (en) Semiconductor integrated circuit having thereon on-chip capacitors
JP2005093575A (en) Semiconductor integrated circuit device and wiring layout method
JPH04162669A (en) Semiconductor integrated circuit
KR910007900B1 (en) Semiconductor integrated circuit device
JP3289999B2 (en) Semiconductor integrated circuit
JPH03224261A (en) Semiconductor integrated circuit device
JPH0435065A (en) Master slice semiconductor integrated circuit device
JPS61225845A (en) Semiconductor device
JPS6235643A (en) Semiconductor integrated circuit device
JPH0221145B2 (en)
JPH0475665B2 (en)
JPS60105251A (en) Semiconductor integrated circuit
JPH04287369A (en) Manufacture of gate array and semiconductor integrated circuit device
JPS61240652A (en) Semiconductor integrated circuit device
JPH03203363A (en) Semiconductor device
JP2550952B2 (en) Semiconductor device
JPS62273751A (en) Integrated circuit
JP3134601B2 (en) Semiconductor integrated circuit
JPS60119724A (en) Semiconductor device
JP2002158335A (en) Interconnection structure of semiconductor device and its designing method
JPS6057625A (en) Semiconductor device
JPH0691157B2 (en) Semiconductor integrated circuit device
JPH05243380A (en) Semiconductor integrated circuit device
JPS5961057A (en) Formation of integrated circuit device