JPH04157549A - バス管理方式 - Google Patents
バス管理方式Info
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- JPH04157549A JPH04157549A JP2281778A JP28177890A JPH04157549A JP H04157549 A JPH04157549 A JP H04157549A JP 2281778 A JP2281778 A JP 2281778A JP 28177890 A JP28177890 A JP 28177890A JP H04157549 A JPH04157549 A JP H04157549A
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- 238000001514 detection method Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000003412 degenerative effect Effects 0.000 abstract 2
- 230000002457 bidirectional effect Effects 0.000 description 26
- 238000007726 management method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000415 inactivating effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明はバス管理方式に関し、特に複数の入出力制御
装置およびＣＰＵがシステムバスを介して結合されて成
るデータ処理装置におけるデータバスの管理方式に関す
る。
装置およびＣＰＵがシステムバスを介して結合されて成
るデータ処理装置におけるデータバスの管理方式に関す
る。
（従来の技術）
一般に、データ処理装置においては、複数の入出力制御
装置およびＣＰＵがシステムバスを介して結合されてい
るが、そのシステムバス、特にデータバスで障害が発生
するとシステムの運転停止となる場合が多い。
装置およびＣＰＵがシステムバスを介して結合されてい
るが、そのシステムバス、特にデータバスで障害が発生
するとシステムの運転停止となる場合が多い。
データバスの障害は、データバスを伝達されるデータの
論理が固定的に定められてしまう等のデータ誤りを招く
ものであり、このような障害は、例えば、各入出力装置
においてそのデータバスに接続されているトランシーバ
回路またはその前段回路等の故障を原因として引き起こ
される。
論理が固定的に定められてしまう等のデータ誤りを招く
ものであり、このような障害は、例えば、各入出力装置
においてそのデータバスに接続されているトランシーバ
回路またはその前段回路等の故障を原因として引き起こ
される。
すなわち、トランシーバ回路等に故障が発生すると、そ
のトランシーバ回路を備えている入出力制御装置は所望
のデータを送信することができなくなり、また他の入出
力制御装置やＣＰＵもデータバスを介して転送される誤
ったデータを受信することになるので、異常動作を始め
る。したがって、データバス障害、つまりデータバスに
接続されているトランシーバ回路等の故障は、データ処
理装置において致命的な障害であり、このような障害が
発生した場合には、即座にシステムの運転停止となる。
のトランシーバ回路を備えている入出力制御装置は所望
のデータを送信することができなくなり、また他の入出
力制御装置やＣＰＵもデータバスを介して転送される誤
ったデータを受信することになるので、異常動作を始め
る。したがって、データバス障害、つまりデータバスに
接続されているトランシーバ回路等の故障は、データ処
理装置において致命的な障害であり、このような障害が
発生した場合には、即座にシステムの運転停止となる。
このように、従来では、データバス障害が発生すると、
データ処理装置全体に影響が及ぼされるので、データ処
理装置の稼働を停止しなければならない欠点があった。
データ処理装置全体に影響が及ぼされるので、データ処
理装置の稼働を停止しなければならない欠点があった。
（発明が解決しようとする課題）
従来では、データバス障害が発生すると、データ処理装
置全体に影響が及ぼされるので、データ処理装置の稼働
を停止しなければならない欠点があった。
置全体に影響が及ぼされるので、データ処理装置の稼働
を停止しなければならない欠点があった。
この発明はこのような点に鑑みてなされたもので、デー
タバス障害か発生しても、運転を停止すること無くデー
タ処理装置の動作を継続して実行することができるバス
管理方式を提供することを目的とする。
タバス障害か発生しても、運転を停止すること無くデー
タ処理装置の動作を継続して実行することができるバス
管理方式を提供することを目的とする。
［発明の構成］
（課題を解決するための手段および作用）この発明によ
るバス管理方式は、複数の入出力制御装置およびＣＰＵ
がシステムバスを介して結合されて成るデータ処理装置
において、前記複数の入出力制御装置とＣＰＵ間に設け
られ、データ送受信をそれぞれ実行する複数のデータバ
スと、これらデータバスの障害を各バス毎に検出する障
害検出手段と、この障害検出手段によって障害が検出さ
れた際、そのデータバスを不活性状態に制御すると共に
、そのデータバス上でのデータ転送を他のデータバスに
切り替えるバス制御手段とを具備し、障害発生時に正常
なデータバスを利用した縮退運転を行うことを特徴とす
る。
るバス管理方式は、複数の入出力制御装置およびＣＰＵ
がシステムバスを介して結合されて成るデータ処理装置
において、前記複数の入出力制御装置とＣＰＵ間に設け
られ、データ送受信をそれぞれ実行する複数のデータバ
スと、これらデータバスの障害を各バス毎に検出する障
害検出手段と、この障害検出手段によって障害が検出さ
れた際、そのデータバスを不活性状態に制御すると共に
、そのデータバス上でのデータ転送を他のデータバスに
切り替えるバス制御手段とを具備し、障害発生時に正常
なデータバスを利用した縮退運転を行うことを特徴とす
る。
このバス管理方式においては、複数のデータバスのうち
で障害が発生したデータバスは、例えば高インピーダン
ス状態等の不活性状態に制御されるので、そのデータバ
ス障害がどの入出力制御装置に起因するものであっても
、誤ったデータの転送がなされることを防止でき、他の
入出力制御装置やＣＰＵには障害による影響は及ぼされ
ない。
で障害が発生したデータバスは、例えば高インピーダン
ス状態等の不活性状態に制御されるので、そのデータバ
ス障害がどの入出力制御装置に起因するものであっても
、誤ったデータの転送がなされることを防止でき、他の
入出力制御装置やＣＰＵには障害による影響は及ぼされ
ない。
また、このような障害時には、正常なデータバスを利用
した縮退運転に切り替えられるので、データ処理装置の
稼働を停止すること無く、運転を継続することができる
。
した縮退運転に切り替えられるので、データ処理装置の
稼働を停止すること無く、運転を継続することができる
。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図にはこの発明の一実施例に係わるデータ処理装置
の構成が示されている。
の構成が示されている。
このデータ処理装置は、システムバス１０、ＣＰ Ｕ
１１、および入出力制御ユニット１２．１３．・・・に
よって構成されるコンピュータシステムであり、これら
ＣＰ Ｕ １１．および入出力制御ユニット１２゜１３
は図示しない装着パネルに装着されて、システムバス１
０にそれぞれ接続されている。
１１、および入出力制御ユニット１２．１３．・・・に
よって構成されるコンピュータシステムであり、これら
ＣＰ Ｕ １１．および入出力制御ユニット１２゜１３
は図示しない装着パネルに装着されて、システムバス１
０にそれぞれ接続されている。
システムバスｌＯは、通常のように、データバス、アド
レスバス、および各種コントロール線から構成されるも
のであるが、ここでは、データバスとして２つの分離さ
れたデータバスＤＢＩ、ＤＢ２が設けられている。デー
タバスＤＢＩ、ＤＢ２は、例えばそれぞれ８ビツト構成
である。また、コントロール線群の一部として、データ
バスＤＢＩを不活性制御するための制御線Ｃ１と、デー
タバスＤＢ２を不活性制御するための制御線Ｃ２が設け
られてい、る。
レスバス、および各種コントロール線から構成されるも
のであるが、ここでは、データバスとして２つの分離さ
れたデータバスＤＢＩ、ＤＢ２が設けられている。デー
タバスＤＢＩ、ＤＢ２は、例えばそれぞれ８ビツト構成
である。また、コントロール線群の一部として、データ
バスＤＢＩを不活性制御するための制御線Ｃ１と、デー
タバスＤＢ２を不活性制御するための制御線Ｃ２が設け
られてい、る。
データバスＤＢＩ、ＤＢ２は、ＣＰ Ｕ １１人出力制
御ユニット１２．１３、の、各々における対応する双方
向ドライバ（トランシーバ）に接続されている。
御ユニット１２．１３、の、各々における対応する双方
向ドライバ（トランシーバ）に接続されている。
制御線Ｃ１は、ＣＰＵＩＩ、入出力制御ユニッ） １２
゜１３の各々におけるデータバスＤＢＩが接続された双
方向ドライバのイネーブル端子ＥＮに接続されている。
゜１３の各々におけるデータバスＤＢＩが接続された双
方向ドライバのイネーブル端子ＥＮに接続されている。
ＣＰＵＩＩは、このデータ処理装置全体の制御および各
種演算を実行するものであり、制御部１１ａ 。
種演算を実行するものであり、制御部１１ａ 。
第１の双方向ドライバＴＲＩ 、第２の双方向ドライバ
ＴＲＩ’等をプリント回路ボード上に配設して構成され
ている。
ＴＲＩ’等をプリント回路ボード上に配設して構成され
ている。
第１の双方向ドライバＴＲＩは第１のデータバスＤＢ１
に接続され、そのデータバスＤＢＩに対して例えば８ビ
ツトのデータの送受信を行う。双方向ドライバＴＲＩに
はイネーブル端子ＥＮが設けられており、このイネーブ
ル端子ＥＮには制御線Ｃ１が接続されている。すなわち
、第１の双方向ドライバＴＲＩは、イネーブル端子ＥＮ
でＬレベルの制御信号を制御線Ｃ１から受信した時には
活性状態に制御されて第１のデータバスＤＢＩとデータ
を授受し、Ｈレベルの制御信号を制御線Ｃ１から受信し
た時には不活性状態に制御されて第１のデータバスＤＢ
Ｉを高インピーダンス（Ｈｉ−Ｚ）状態に設定する。
に接続され、そのデータバスＤＢＩに対して例えば８ビ
ツトのデータの送受信を行う。双方向ドライバＴＲＩに
はイネーブル端子ＥＮが設けられており、このイネーブ
ル端子ＥＮには制御線Ｃ１が接続されている。すなわち
、第１の双方向ドライバＴＲＩは、イネーブル端子ＥＮ
でＬレベルの制御信号を制御線Ｃ１から受信した時には
活性状態に制御されて第１のデータバスＤＢＩとデータ
を授受し、Ｈレベルの制御信号を制御線Ｃ１から受信し
た時には不活性状態に制御されて第１のデータバスＤＢ
Ｉを高インピーダンス（Ｈｉ−Ｚ）状態に設定する。
同様に、第２の双方向ドライバＴＲＩ ’ は第２のデ
ータバスＤＢ２に接続され、そのデータバスＤＢ２に対
して例えば８ビツトのデータの送受信を行う。双方向ド
ライバＴＲＩ ’ にはイネーブル端子ＥＮが設けられ
ており、このイネーブル端子ＥＮには制御線Ｃ２が接続
されている。すなわち、第２の双方向ドライバＴＲＩ
’ は、イネーブル端子ＥＮでＬレベルの制御信号を制
御線Ｃ２から受信した時には活性状態に制御されて第２
のデータバスＤＢ２とデータを授受し、Ｈレベルの制御
信号を制御線Ｃ２から受信した時には不活性状態に制御
されて第２のデータバスＤＢ２を高インピーダンス（Ｈ
ｉ−Ｚ）状態に設定する。
ータバスＤＢ２に接続され、そのデータバスＤＢ２に対
して例えば８ビツトのデータの送受信を行う。双方向ド
ライバＴＲＩ ’ にはイネーブル端子ＥＮが設けられ
ており、このイネーブル端子ＥＮには制御線Ｃ２が接続
されている。すなわち、第２の双方向ドライバＴＲＩ
’ は、イネーブル端子ＥＮでＬレベルの制御信号を制
御線Ｃ２から受信した時には活性状態に制御されて第２
のデータバスＤＢ２とデータを授受し、Ｈレベルの制御
信号を制御線Ｃ２から受信した時には不活性状態に制御
されて第２のデータバスＤＢ２を高インピーダンス（Ｈ
ｉ−Ｚ）状態に設定する。
制ａｉｌｌａは、マイクロコンビ二一夕等から構成され
るものであり、データ転送に関する各種制御や、データ
バスＤＢＩ、ＤＢ２に異常監視等を行う。例えば、デー
タバスＤＢＩ、ＤＢ２の双方を利用した１６ビツトのデ
ータ転送の実行中において、データバスＤＢＩの障害を
検出した場合には、制御線Ｃ１をＬレベルからＨレベル
に変化させて、そのデータバスＤＢＩに繋がる双方向ド
ライバを不活性状態に設定する。そして、データバスＤ
ＢＩ上の８ビット単位のデータ転送をデータバスＤＢ２
に肩代わりさせるために、データバスＤＢ２を用いてデ
ータを時分割的に８ビット単位で転送する。
るものであり、データ転送に関する各種制御や、データ
バスＤＢＩ、ＤＢ２に異常監視等を行う。例えば、デー
タバスＤＢＩ、ＤＢ２の双方を利用した１６ビツトのデ
ータ転送の実行中において、データバスＤＢＩの障害を
検出した場合には、制御線Ｃ１をＬレベルからＨレベル
に変化させて、そのデータバスＤＢＩに繋がる双方向ド
ライバを不活性状態に設定する。そして、データバスＤ
ＢＩ上の８ビット単位のデータ転送をデータバスＤＢ２
に肩代わりさせるために、データバスＤＢ２を用いてデ
ータを時分割的に８ビット単位で転送する。
入出力制御ユニット１２．１３は、ＣＰＵ１１の制御の
下に図示しない外部の入出力装置を制御するためのもの
であり、ＣＰＵＩＩと同様に、第１のデータバスＤＢＩ
に接続される第１の双方向ドライバＴＲ２と、第２のデ
ータバスＤＢ２に接続される第２の双方向ドライバＴＲ
２’を備えている。
下に図示しない外部の入出力装置を制御するためのもの
であり、ＣＰＵＩＩと同様に、第１のデータバスＤＢＩ
に接続される第１の双方向ドライバＴＲ２と、第２のデ
ータバスＤＢ２に接続される第２の双方向ドライバＴＲ
２’を備えている。
すなわち、入出力制御ユニット１２における第１の双方
向ドライバＴＲ２は第１のデータバスＤＢＩに接続され
、そのデータバスＤＢＩに対して例えば８ビツトのデー
タの送受信を行う。双方向ドライバＴＲ２にはイネーブ
ル端子ＥＮが設けられており、このイネーブル端子ＥＮ
には制御線Ｃ１が接続されている。第１の双方向ドライ
バＴＲ２は、イネーブル端子ＥＮでＬレベルの制御信号
を制御線Ｃ１から受信した時には活性状態に制御されて
＊ｉのデータバスＤＢＩとデータを授受し、Ｈレベルの
制御信号を制御線Ｃ１から受信した時には不活性状態に
制御されて第１のデータバスＤＢＩを高インピーダンス
（Ｈｉ−Ｚ）状態に設定する。
向ドライバＴＲ２は第１のデータバスＤＢＩに接続され
、そのデータバスＤＢＩに対して例えば８ビツトのデー
タの送受信を行う。双方向ドライバＴＲ２にはイネーブ
ル端子ＥＮが設けられており、このイネーブル端子ＥＮ
には制御線Ｃ１が接続されている。第１の双方向ドライ
バＴＲ２は、イネーブル端子ＥＮでＬレベルの制御信号
を制御線Ｃ１から受信した時には活性状態に制御されて
＊ｉのデータバスＤＢＩとデータを授受し、Ｈレベルの
制御信号を制御線Ｃ１から受信した時には不活性状態に
制御されて第１のデータバスＤＢＩを高インピーダンス
（Ｈｉ−Ｚ）状態に設定する。
同様に、入出力制御ユニット１２の第２の双方向ドライ
バＴＲ２’ は第２のデータバスＤＢ２に接続され、そ
のデータバスＤＢ２に対して例えば８ビツトのデータの
送受信を行う。双方向ドライバＴＲ２’ にはイネーブ
ル端子ＥＮが設けられており、このイネーブル端子ＥＮ
には制御線Ｃ２が接続されている。すなわち、第２の双
方向ドライバＴＲ２’ は、イネーブル端子ＥＮでＬレ
ベルの制御信号を制御線Ｃ２から受信した時には活性状
態に制御されて第２のデータバスＤＢ２とデータを授受
し、Ｈレベルの制御信号を制御線Ｃ２から受信した時に
は不活性状態に制御されて第２のデータバスＤＢ２を高
インピーダンス（Ｈｉ−Ｚ）状態に設定する。
バＴＲ２’ は第２のデータバスＤＢ２に接続され、そ
のデータバスＤＢ２に対して例えば８ビツトのデータの
送受信を行う。双方向ドライバＴＲ２’ にはイネーブ
ル端子ＥＮが設けられており、このイネーブル端子ＥＮ
には制御線Ｃ２が接続されている。すなわち、第２の双
方向ドライバＴＲ２’ は、イネーブル端子ＥＮでＬレ
ベルの制御信号を制御線Ｃ２から受信した時には活性状
態に制御されて第２のデータバスＤＢ２とデータを授受
し、Ｈレベルの制御信号を制御線Ｃ２から受信した時に
は不活性状態に制御されて第２のデータバスＤＢ２を高
インピーダンス（Ｈｉ−Ｚ）状態に設定する。
第２図には、制御部１１ｍの具体的な構成の一例が示さ
れている。
れている。
この制御部１１ａは、１６ビツトのレジスタＲ１、第１
および第２のセレクタＳ１．Ｓ２、および切替え制御回
路ＳＷを備えている。
および第２のセレクタＳ１．Ｓ２、および切替え制御回
路ＳＷを備えている。
レジスタＲ１には、ＣＰＵＩＩがデータバスＤＢＩ 、
ＤＢ２を介して送信すべきデータが保持されており、レ
ジスタＲ１の左側の８ビツトのデータ（Ｌ）は、セレク
タＳＬ、Ｓ２に共通に供給されている。また、レジスタ
Ｒ１の右側の８ビツトのデータ（Ｒ）も、セレクタＳｔ
、Ｓ２に共通に供給されている。
ＤＢ２を介して送信すべきデータが保持されており、レ
ジスタＲ１の左側の８ビツトのデータ（Ｌ）は、セレク
タＳＬ、Ｓ２に共通に供給されている。また、レジスタ
Ｒ１の右側の８ビツトのデータ（Ｒ）も、セレクタＳｔ
、Ｓ２に共通に供給されている。
セレクタＳｌは、第１の選択信号５ＥＬＬを受信した時
には右側の８ビツトのデータ（Ｒ）を選択し、１１２の
選択信号５ＥＬ２を受信した時には左側の８ビツトのデ
ータ（Ｌ）を選択する。
には右側の８ビツトのデータ（Ｒ）を選択し、１１２の
選択信号５ＥＬ２を受信した時には左側の８ビツトのデ
ータ（Ｌ）を選択する。
セレクタＳ２は、第１の選択信号５ＥＬＬを受信した時
には左側の８ビツトのデータ（Ｌ）を選択し、第２の選
択信号５ＥＬ２を受信した時には右側の８ビツトのデー
タ（Ｒ）を選択する。
には左側の８ビツトのデータ（Ｌ）を選択し、第２の選
択信号５ＥＬ２を受信した時には右側の８ビツトのデー
タ（Ｒ）を選択する。
切替え制御回路ＳＷは、データバスＤＢＩ。
ＤＢ２の異常監視、およびセレクタＳｌ、Ｓ２の制御を
行うものであり、通常は、第１の選択信号５ＥＬＬを順
次出力して、右側の８ビツトのデータ（Ｒ）を双方向ド
ライバＴＲＩに送信し、左側の８ビツトのデータ（Ｌ）
を双方向ドライバＴＲＩ’ に送信する。また、例えば
、ぞ−タバスＤＢＩの障害を検出した場合には、制御線
Ｃ１をＨレベルにしてデータバスＤＢＩを高いインビー
ダンろに設定すると共に、第１の選択信号５ＥＬＬと第
２の選択信号５ＥＬ２を交互に出力して、右側の８ビツ
トのデータ（Ｒ）と左側の８ビツトのデータ（Ｌ）を交
互に双方向ドライバＴＲＩ’に送信する。
行うものであり、通常は、第１の選択信号５ＥＬＬを順
次出力して、右側の８ビツトのデータ（Ｒ）を双方向ド
ライバＴＲＩに送信し、左側の８ビツトのデータ（Ｌ）
を双方向ドライバＴＲＩ’ に送信する。また、例えば
、ぞ−タバスＤＢＩの障害を検出した場合には、制御線
Ｃ１をＨレベルにしてデータバスＤＢＩを高いインビー
ダンろに設定すると共に、第１の選択信号５ＥＬＬと第
２の選択信号５ＥＬ２を交互に出力して、右側の８ビツ
トのデータ（Ｒ）と左側の８ビツトのデータ（Ｌ）を交
互に双方向ドライバＴＲＩ’に送信する。
次に、第３図のタイミングチャートおよび第４図のフロ
ーチャートを参照して、データバスの障害監視動作とデ
ータ転送の切替え動作を説明する。
ーチャートを参照して、データバスの障害監視動作とデ
ータ転送の切替え動作を説明する。
ＣＰＵＩＩは、データバスＤＢＩ、ＤＢ２を常時監視し
ているが、この監視処理においては、まず双方向ドライ
バＴＲＩ 、ＴＲＩ ’を介して対応するバスからデー
タが受信される（ステップＳ１）。
ているが、この監視処理においては、まず双方向ドライ
バＴＲＩ 、ＴＲＩ ’を介して対応するバスからデー
タが受信される（ステップＳ１）。
次いで、その受信データを良く知られたパリティチエツ
ク等の手段を用いてチエツクし、バスエラー（障害）が
発生しているか否かを判断する（ステップＳ２）。
ク等の手段を用いてチエツクし、バスエラー（障害）が
発生しているか否かを判断する（ステップＳ２）。
例えば、第１のデータバスＤＢＩにおけるバスエラーが
検出された場合には、その検出の度にデータバスＤＢＩ
に対応するエラーフラグをセットしてそのフラグ（ＦＬ
Ｇ）の値を増分する（ステップＳ（）。
検出された場合には、その検出の度にデータバスＤＢＩ
に対応するエラーフラグをセットしてそのフラグ（ＦＬ
Ｇ）の値を増分する（ステップＳ（）。
そして、そのフラグ（ＦＬＧ）の値が１以下であるか否
かが一定期間毎に判断され（ステップＳ４）、１以下で
ある場合には、障害発生検出の正確性を維持するために
、再度データ受信を行う。
かが一定期間毎に判断され（ステップＳ４）、１以下で
ある場合には、障害発生検出の正確性を維持するために
、再度データ受信を行う。
このデータ受信は、例えば、ＣＰＵ、１１が同一のデー
タを再び送信して、その応答状態を再度検出するといっ
た再試行処理を意味するものである。
タを再び送信して、その応答状態を再度検出するといっ
た再試行処理を意味するものである。
一方、フラグ（ＦＬＧ）の値が２以上である場合には、
バス障害が間違いなく発生していると認識され、その障
害が検出されたデータバスの切り離し処理が実行される
（ステップ８５）。
バス障害が間違いなく発生していると認識され、その障
害が検出されたデータバスの切り離し処理が実行される
（ステップ８５）。
この切り離し処理では、例えばデータバスＤＢＩの障害
（例えば、第３図に示されているようにデータバスＤＢ
ＩがＬレベルに固定される一障害）が検出された場合に
おいては、制御ＪＩＣＩ−がＬレベルからＨレベルに切
り替えられ、これによ、ってデータバスＤＢ１は高イン
ピーダンスの不活性状態となる。
（例えば、第３図に示されているようにデータバスＤＢ
ＩがＬレベルに固定される一障害）が検出された場合に
おいては、制御ＪＩＣＩ−がＬレベルからＨレベルに切
り替えられ、これによ、ってデータバスＤＢ１は高イン
ピーダンスの不活性状態となる。
次いで、第２図の切替え制御回路ＳＷは、データバスＤ
ＢＩのデータ転送をデータバスＤＢ２で肩代わりするた
めに、第１の選択信号５ＥＬＬと第２の選択信号５ＥＬ
２を交互に出力して、右側の８ビツトのデータ（Ｒ）と
左側の８ビツトのデータ（Ｌ）を交互に双方向ドライバ
ＴＲＩ’ に送信して、データ（Ｒ）とデータ（Ｌ）を
データバスＤＢ２に時分割的に送信する。
ＢＩのデータ転送をデータバスＤＢ２で肩代わりするた
めに、第１の選択信号５ＥＬＬと第２の選択信号５ＥＬ
２を交互に出力して、右側の８ビツトのデータ（Ｒ）と
左側の８ビツトのデータ（Ｌ）を交互に双方向ドライバ
ＴＲＩ’ に送信して、データ（Ｒ）とデータ（Ｌ）を
データバスＤＢ２に時分割的に送信する。
そして、入出力制御ユニット１２．１３は、データバス
ＤＢＩが高インピーダンス状態に設定されたこと、ある
いは制御線Ｃ１がＨレベルに設定された事によって、デ
ータバスＤＢＩが使用不可能であることを認識し、デー
タバスＤＢ２を利用した、縮退運転が行われる。
ＤＢＩが高インピーダンス状態に設定されたこと、ある
いは制御線Ｃ１がＨレベルに設定された事によって、デ
ータバスＤＢＩが使用不可能であることを認識し、デー
タバスＤＢ２を利用した、縮退運転が行われる。
以上のように、この実施例においては、障害が発生した
データバスは、高インピーダンス状態に設定制御される
ので、そのデータバス陣声がどの入出力制御ユニットの
双方向ドライバに起因するものであっても、誤ったデー
タの転送がなされることを防止でき、他の入出力制御ユ
ニットやＣＰＵにはその障害による影響は及ぼされない
。
データバスは、高インピーダンス状態に設定制御される
ので、そのデータバス陣声がどの入出力制御ユニットの
双方向ドライバに起因するものであっても、誤ったデー
タの転送がなされることを防止でき、他の入出力制御ユ
ニットやＣＰＵにはその障害による影響は及ぼされない
。
また、このような障害時には、正常なデータバスを利用
した縮退運転に切り替えられるので、データ処理装置の
稼働を停止すること無く、運転を継続することができる
。
した縮退運転に切り替えられるので、データ処理装置の
稼働を停止すること無く、運転を継続することができる
。
尚、ここでは、データバスの障害監視機構をＣＰＵＩに
のみ設けた場合を説明したが、第２図と同様の回路を入
出力制御ユニット１２．１３に設けても良いことはもち
ろんである。
のみ設けた場合を説明したが、第２図と同様の回路を入
出力制御ユニット１２．１３に設けても良いことはもち
ろんである。
［発明の効果コ
以上のように、この発明によれば、データバス障害が発
生しても、運転を停止すること無くデータ処理装置の動
作を継続して実行することが可能となる。
生しても、運転を停止すること無くデータ処理装置の動
作を継続して実行することが可能となる。
第１図はこの発明の一実施例に係わるバス管理方式を用
いたデータ処理装置の構成を示すブロック図、第２図は
第１図のデータ処理装置に設けられたＣＰＵの具体的な
構成の一例を示すブロック図、第３図および第４図はそ
れぞれ第１図のデータ処理装置によるバス管理動作を説
明するための図である。 １１・・・ＣＰ ＵＳ１２．１３・・・入出力制御ユニ
ット、ＤＢＩ、ＤＢ２・・・データバス、ＴＲＩ 、Ｔ
ＲＬ ’・・・双方向ドライバ。 出願人代理人 弁理士 鈴江武彦
いたデータ処理装置の構成を示すブロック図、第２図は
第１図のデータ処理装置に設けられたＣＰＵの具体的な
構成の一例を示すブロック図、第３図および第４図はそ
れぞれ第１図のデータ処理装置によるバス管理動作を説
明するための図である。 １１・・・ＣＰ ＵＳ１２．１３・・・入出力制御ユニ
ット、ＤＢＩ、ＤＢ２・・・データバス、ＴＲＩ 、Ｔ
ＲＬ ’・・・双方向ドライバ。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 【特許請求の範囲】 複数の入出力制御装置およびＣＰＵがシステムバスを介
して結合されて成るデータ処理装置において、 前記複数の入出力制御装置とＣＰＵ間に設けられ、デー
タ送受信をそれぞれ実行する複数のデータバスと、 これらデータバスの障害を各バス毎に検出する障害検出
手段と、 この障害検出手段によって障害が検出された際、そのデ
ータバスを不活性状態に制御すると共に、そのデータバ
ス上でのデータ転送を他のデータバスに切り替えるバス
制御手段とを具備し、 障害発生時に正常なデータバスを利用した縮退運転を行
うことを特徴とするバス管理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2281778A JPH04157549A (ja) | 1990-10-22 | 1990-10-22 | バス管理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2281778A JPH04157549A (ja) | 1990-10-22 | 1990-10-22 | バス管理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04157549A true JPH04157549A (ja) | 1992-05-29 |
Family
ID=17643849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2281778A Pending JPH04157549A (ja) | 1990-10-22 | 1990-10-22 | バス管理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04157549A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720994A (ja) * | 1993-06-30 | 1995-01-24 | Hitachi Ltd | 記憶システム |
| JP2009104391A (ja) * | 2007-10-23 | 2009-05-14 | Fujitsu Ltd | メモリ二重化システム及び情報処理装置 |
-
1990
- 1990-10-22 JP JP2281778A patent/JPH04157549A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720994A (ja) * | 1993-06-30 | 1995-01-24 | Hitachi Ltd | 記憶システム |
| US6578100B1 (en) | 1993-06-30 | 2003-06-10 | Hitachi, Ltd. | Storage system having plural buses |
| US6581128B2 (en) | 1993-06-30 | 2003-06-17 | Hitachi, Ltd. | Storage system |
| US7120738B2 (en) | 1993-06-30 | 2006-10-10 | Hitachi, Ltd. | Storage system having data format conversion function |
| US7444467B2 (en) | 1993-06-30 | 2008-10-28 | Hitachi, Ltd. | Storage system having a semiconductor memory device which stores data and parity data permanently |
| JP2009104391A (ja) * | 2007-10-23 | 2009-05-14 | Fujitsu Ltd | メモリ二重化システム及び情報処理装置 |
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