JPH04153851A - メモリ保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はＳ／Ｗの処理がなされている間、ＣＰＵから
出力されるアドレス信号を順次格納しておくことによっ
て、Ｓ／Ｗの暴走を示すウォッチドッグタイマ（以下、
ＷＤＴと呼ぶ。）エラーが発生した場合、ＷＤＴエラー
発生の状態をエラー処理時に識別できるメモリ保護回路
に関するものである。

［従来の技術］ 第３図は、従来のメモリ保護回路を示すブロック図であ
る。図において、（１）はＣＰＵ、　　（２）はメモリ
、（３）は入出力回路、（４）は計算機の基本周期を与
える発振回路、（５）は発振回路（４）が出力するクロ
ック、（６）は一定周期ごにＳ／Ｗに起動をかけるため
の割込み信号を生成するリアルタイムクロック（以下、
ＲＴＣと呼ぶ。〕回路。

（７）はＲＣＴ回路（６）が出力するＲ　Ｔ　Ｃ、（８
）はＲＴＣ（７）が入力してからリセットがかかるまで
出力を有意にするＷＤＴフラグ回路、（９）はＷＤＴフ
ラグ回路（８）が出力するＶＤＴフラグ、　（１０）は
設定した入出力アドレスへのライト命令が入力したとき
にＷＤＴフラグ（９）をリセットするフラグ解除回路、
　（１１）はフラグ解除回路（１０）が出力するリセッ
ト信号、　（１２）はＷＤＴフラグ（９）がＳ／Ｗでリ
セットされる前に次のＲＴＣ（７）が入力した場合にエ
ラー信号を出力するラッチ回路、　（１３）はラッチ回
路（１２）が出力するＷＤＴエラーフラグ（１４）はｃ
ｐｕ（１）が出力するデータ信号、　（１５）はＣＰＵ
（１）が出力するアドレス信号、　（１６）はアドレス
信号（１５）をデコードするデコーダ、　（１７）はメ
モリアドレス信号、　（１８）は入出力アドレス信号。

（１９）はライト信号である。

第４図は、従来のメモリ保護回路のタイミングチャート
である。Ｓ／Ｗ処理サイクルＴ１はＷＤＴエラーが発生
しない場合を示しており、Ｓ／Ｗ処理サイすルＴ２はＷ
ＤＴエラーが発生した場合を示している。

まず、Ｓ／Ｗ処理サイクルＴ１でＷＤＴエラーが発生し
ない場合の回路の動作を説明する。ＲＴＣ回路（６）は
正常にＳ／Ｗ処理が実行された場合の最長Ｓ／Ｗ処理時
間より長い周期でＲＴＣ（７）を発生する。ｔｌでＣＰ
Ｕ（１）にＲＴＣ（７）が入力するとＳ／Ｗ処理が実行
され、同時にＷＤＴフラグ（９）が有意となる。１サイ
クルのＳ／Ｗ処理の終わりには設定した入出力アドレス
へのライト命令がプログラムに書き込まれており、ｔ２
でフラグ解除回路（１０）にこの命令が入力するとリセ
ット信号（１１）が出力し、ＷＤＴフラグ（９）はリセ
ットされる。ｔ３で次のＲＴＣ（７）が入力したときに
はＷＤＴフラグ（９）はリセットされているのでＶＤＴ
エラーフラグ（１３）は有意とならない。

Ｓ／Ｗ処理サイすルＴ２では、ｔ３でＣＰＵ（１）にＲ
ＴＣ（７）が入力するとＳ／Ｗ処理が実行され、同時に
ＷＤＴフラグ（９）が有意となるところまではＳ／Ｗ処
理サイクルＴ１と同様である。

Ｓ／Ｗが暴走し処理の終わりまで到達しないうちに次の
ＲＴＣ（７）が入力するとラッチ回路（１２）からＷＤ
Ｔエラーフラグ（１３）が有意となって出力される。Ｃ
ＰＵ（１）はＷＤＴエラーフラグ（１３）を検出すると
次の処理を中止し、エラー処理を実行することになる。

［発明が解決しようとする課Ｎ］ 上記のように従来のメモリ保護回路では、　ＷＤＴエラ
ーの発生によってＣＰＵ（１）が停止した場合、エラー
処理においてＷＤＴエラー発生の状態が識別できないと
いう課題があった。

この発明はこのような課題を解決するためになされたも
ので、あらかじめインクリメントレジスタ（以下、ＩＮ
Ｃレジスタと呼ぶ。）に設定しておいたメモリアドレス
に、Ｓ／Ｗ処理実行中のアドレス信号（１５）を順次書
き込むようにしたことでＷＤＴエラーが発生した場合、
エラー発生の状態をエラー処理の段階でプログラム的に
識別できるようにすることを目的とする。

［課題を解決するための手段］ この発明によるメモリ保護回路は、Ｓ／Ｗ処理実行中の
アドレス信号（１５）を順次格納していくためのメモリ
アドレスを示すＩＮＣレジスタと、Ｓ／Ｗに起動をかけ
るためのＲＴＣ（７）を一定周期ごとに発生するＲＴＣ
回路（６）と、１サイクルのＳ／Ｗ処理が最後まで実行
されると組み込まれたプログラムによりリセット信号（
１１）を生成するフラグ解除回路（１０）と、　ＲＴＣ
（７）が入力するとＷＤＴフラグ（９）を有意にし、フ
ラグ解除回路（１０）のリセット信号（１１）によって
リセットをかけるＷＤＴフラグ回路（８）と、ＷＤＴフ
ラグ（９）がリセットされる前に次のＲＴＣ（７）が入
力してきた場合、ＷＤＴエラーフラグ（１３）を有意に
ラッチ回路（１２）とを設けて、ＷＤＴエラーが発生し
たときにエラー発生時の状態をエラー処理の段階でプロ
グラム的に識別できるようにしたものである。

［作用］ この発明によるメモリ保護回路は、Ｓ／Ｗ処理実行中に
ＣＰＵ（１）から出力されるアドレス信号（１５）を順
次ＩＮＣレジスタに示されるメモリアドレスに格納して
いき、ＷＤＴエラーが発生したときにエラー発生時の状
態をエラー処理の段階でプログラム的に識別できるよう
にしたものである。

［実施例］ 第１図はこの発明の１実施例を示すブロック図である。

図において（２０）はＳ／Ｗ処理実行中にＣＰＵ（１）
から出力されるアドレス信号（１５）を順次格納してい
くメモリアドレスを示すＩＮＣレジスタ、　（２１）は
ＩＮＣレジスタ（２０〕が出力するアドレス信号、　（
２２）はアドレス信号（１５）をメモリ　（２）に書き
込むタイミングをとるためのデイレ−回路。

（２３）はアドレス信号（１５）をメモリ　（２）にデ
ータとして書き込むためにデイレ−回路（２２）で遅延
させたデータ信号、　（２４）はＷＤＴフラグ（９）が
有意の間はクロッグ（５）を出力しＷＤＴフラグ（９）
が有意でなくなると出力をマスクするデータ信号（２３
）を書き込むためのライト信号である。

第２図は、一実施例のタイミングチャートである。Ｓ／
Ｗ処理サイクルＴ１はＷＤＴエラーが発生しない場合を
示しておりＳ／Ｗ処理サイすルＴ２はＷＤＴエラーが発
生した場合を示している。

Ｓ／Ｗ処理サイクルＴ１では、まずｔｌｌでＣＰＵ（１
）にＲＴＣ（７）が入力するとＷＤＴフラグ（９）が有
意となり、Ｓ／Ｗ処理が開始されてｔ１２でＣＰＵ（１
）からアドレス信号（１５）が出力される。アドレス信
号（１５）はデイレ−回路（２２）で遅延され、メモリ
に格納するデータ信号（２３）としてｔ１３で出力され
る。データ信号（２３）はＷＤＴフラグ（９）が有意の
間はクロック　（５）が出力されているライト信号（２
４）によって、第２図↑のタイミングでメモリ　（２）
に順次書き込まれる。書き込むメモリアドレスはＩＮＣ
レジスタ（２０）で示す。このメモリアドレスは設定し
た初期値から始まり、ＷＤＴフラグ（９）が有意の間は
クロック（５）の立ち上がりでインクリメントされ、Ｗ
ＤＴフラグ（９）が有意でなくなるとインクリメントを
停止する。

フラグ解除回路（１０）からリセット信号（１１）が入
力するとＩＮＣレジスタ（２０）は初期化され、メモリ
アドレスは設定した初期値に戻る。従って、メモリ　（
２）には常に最新の１サイクルのＳ／Ｗ処理実行アドレ
スが格納される。従来例でＷＤＴエラーが発生していな
い場合と同様に、１サイクルのＳ／Ｗ処理が最後まで実
行されフラグ解除回路（１０）からｔ１４でリセット信
号（１１）が出力すると、ＷＤＴフラグ（９）がリセッ
トされる。ｔ１５で次のＲＴＣ（７）が入力したときに
はＷＤＴフラグ（９）はリセットされているので、ＷＤ
Ｔエラーフラグ（１３）は有意とならない。

Ｓ／Ｗ処理サイすルＴ２ではＷＤＴエラーが発生してい
る。この場合、ｔ１５でＣＰＵ（１）にＲＴＣ（７）が
入力してからデータ信号（２３）をＩＮＣレジスタ（２
０）で示されるメモリアドレスに格納していくところま
ではＷＤＴエラーが発生していない場合と同様である。

しかし、Ｔ１６でＷＤＴフラグ（９）がリセットされる
前に次のＲＴＣ（７）が出力されるので、ＷＤＴエラー
フラグ（１３）が有意となる。ＷＤＴエラーフラグ（１
３）を検出するとＣＰＵ（１）は次の処理を中止し、エ
ラー処理を実行する。

［発明の効果］ この発明は以上説明したとおり、常に最新の１サイクル
のＳ／Ｗ処理実行アドレスをメモリ　（２）に格納して
おくことで、ＷＤＴエラーが発生した場合４発生したエ
ラー情報をＣＰＵ（１）のエラー処理の段階でプログラ
ム的に識別できるという効果がある。

【図面の簡単な説明】

第１図は、この発明の１実施例を示すブロック図、第２
図は１実施例のタイミングチャート、第３図は従来例を
示すブロック図、第４図は従来例のタイミングチャート
である。 図において、（１）はＣＰＵ、　　（２）はメモリ。 （３）は入出力回路、（４）は発振回路、（５）はクロ
ック、（６）はＲＴＣ回路、（７）はＲＴ　Ｃ、（８）
はＷＤＴフラグ回路、（９）はＷＤＴフラグ、　（１０
）はフラグ解除回路、　（１１）はリセット信号、　（
１２）はラッチ回路、　（１３）はＷＤＴエラーフラグ
、　（１４）はデータ信号、　（１５）はアドレス信号
、　（１６）はデコーダ（１７）はメモリアドレス信号
、　（１８）は入出力アドレス信号、　（１９）はライ
ト信号、　（２０）はＩＮＣレジスタ、　（２１）はア
ドレス信号、　（２２）はデイレ−回路。 （２３）はデータ信号、　（２４）はライト信号である
。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. Ｓ／Ｗの処理がなされている間ＣＰＵから出力されるア
   ドレス信号を順次格納していくためのメモリアドレスを
   示すインクリメントレジスタと、一定周期ごとにＳ／Ｗ
   に起動をかけるための割込み信号を生成するリアルタイ
   ムクロック回路と、リアルタイムクロックが入力されて
   からリットがかかるまでウォッチドッグタイマフラグを
   有意にするウォッチドッグタイマフラグ回路と、１サイ
   クルのＳ／Ｗ処理が最後まで実行されることによってウ
   ォッチドッグタイマフラグのリセット信号を生成するフ
   ラグ解除回路と、ウォッチドッグタイマフラグがリセッ
   トされる前に次のリアルタイムクロックが入力した場合
   にウォッチドッグタイマエラーフラグを有意にするラッ
   チ回路とを設けたことを特徴とするメモリ保護回路。