JPH04123554U - semiconductor equipment - Google Patents
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- JPH04123554U JPH04123554U JP2817591U JP2817591U JPH04123554U JP H04123554 U JPH04123554 U JP H04123554U JP 2817591 U JP2817591 U JP 2817591U JP 2817591 U JP2817591 U JP 2817591U JP H04123554 U JPH04123554 U JP H04123554U
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Abstract
(57)【要約】
【目的】 半導体素子に4の倍数個の対称点から同時に
制御信号を与えるようにすることにより、ターンオン時
の耐量とピーク電流値の向上を図る。
【構成】 半導体素子に、該半導体素子の外周対称点か
ら同時に制御信号を供給できるように制御電極部を形成
する。
(57) [Summary] [Purpose] To improve the withstand capability and peak current value at turn-on by simultaneously applying control signals to a semiconductor device from symmetrical points that are multiples of four. [Structure] A control electrode portion is formed in a semiconductor element so that control signals can be simultaneously supplied from symmetrical points on the outer circumference of the semiconductor element.
Description
【0001】0001
本考案は半導体装置に係り、特に半導体装置の電極取り出し構造の改良に関す る。 The present invention relates to semiconductor devices, and in particular to improvements in the electrode extraction structure of semiconductor devices. Ru.
【0002】0002
図2と図3は従来の半導体装置の制御電極構造を示すもので、1はカソード電 極、2はゲート電極1の外周に位置して形成された制御電極としてのゲート電極 、3はゲート電極2にゲート信号を供給するためのリング状のリードフレーム、 4はリードフレームの尾部、5は絶縁物、6はバネ、7は熱緩衝板である。 2 and 3 show the control electrode structure of a conventional semiconductor device, and 1 shows the cathode electrode structure. Pole 2 is a gate electrode as a control electrode formed on the outer periphery of gate electrode 1. , 3 is a ring-shaped lead frame for supplying a gate signal to the gate electrode 2; 4 is the tail of the lead frame, 5 is an insulator, 6 is a spring, and 7 is a thermal buffer plate.
【0003】 電流駆動型の半導体スイッチであるサイリスタをターンオンさせる時、図4に 示すように、一点のゲートにオン信号を入力すると、時間を追って素子全面に通 電される領域8が広がって行く。言い換えると、通電面積が広がるのに時間がか かる。このため、急峻なアノード電流上昇率でターンオンさせると、通電面積が 小さい時にターンオンによる損失が集中し、電力損失の密度が高くなる。電力損 失は熱に変るが、ある温度になると熱破壊を起こす。この電力集中を緩和するた めにセンターにゲートを形成したセンターゲート型サイリスタや、カソードのま わりを囲むリング状にゲートを形成したリングゲート型のサイリスタが開発され ている。0003 When turning on a thyristor, which is a current-driven semiconductor switch, as shown in Figure 4. As shown in the figure, when an ON signal is input to the gate at one point, the signal is transmitted to the entire surface of the element over time. The area 8 to be energized spreads out. In other words, it takes time for the energized area to expand. Karu. Therefore, if the anode current is turned on at a steep rate of increase, the current-carrying area will decrease. When the voltage is small, the loss due to turn-on is concentrated, and the density of power loss becomes high. power loss Loss turns into heat, but when it reaches a certain temperature, thermal destruction occurs. In order to alleviate this power concentration, Center gate type thyristors with a gate formed in the center and cathode A ring gate type thyristor with a ring-shaped gate surrounding the thyristor was developed. ing.
【0004】 リングゲート型サイリスタは、図3に示すようなケースの構造で、ゲート電極 2をリードフレーム3を使ってケースの外へ取り出す。リードフレーム2はドー ナツ状のリングにゲート取り出し用の尾部4が付いている。この構造では、10 8 A/secを越えるアノード電流上昇率でターンオンさせるとリードフレーム 3の尾部4の周辺からカソード1の導通領域8aが始まるので、電力密度が高く なり熱破壊を起こすことになる。0004 A ring gate thyristor has a case structure as shown in Figure 3, with a gate electrode 2 out of the case using lead frame 3. Lead frame 2 is The nut-shaped ring has a tail 4 for taking out the gate. In this structure, 10 8 When turned on at an anode current increase rate exceeding A/sec, the lead frame Since the conduction region 8a of the cathode 1 starts from around the tail 4 of the cathode 3, the power density is high. This will cause thermal damage.
【0005】 この熱破壊を緩和する目的で、ゲート(ベース)取り出し口を2つとし、素子 の対角等距離になるように配置することが考えられる。[0005] In order to alleviate this thermal damage, two gate (base) outlets are provided to It is conceivable to arrange them so that they are equidistant from each other on the diagonal.
【0006】[0006]
しかし、素子の面積が大面積化したり、より高いdi/dt耐量と高いピーク 電流が求められるようになると、対角線上の両端から導通面積が広がって行き、 例えばカソード半径をrとすると、流れた電流がピーク値になった時はゲート取 り出し口を中心にrの距離にあるカソードのみがオン状態になると仮定する。こ の場合、素子は、ピーク電流値で全カソード面積πr2中However, as the area of the element becomes larger, or higher di/dt withstand capability and higher peak current are required, the conduction area expands from both ends of the diagonal line.For example, if the cathode radius is r, the current It is assumed that when the current reaches its peak value, only the cathodes located at a distance r from the gate outlet are turned on. In this case, the device has a peak current value of πr 2
【0007】[0007]
【数1】 [Math 1]
【0008】 で約2/3強の面積で導通する。[0008] Conductivity occurs over approximately 2/3 of the area.
【0009】 そのため、カソード面積を増やすためにカソード半径を2rとして上記と同様 の主回路を用いてターンオンさせることも考えられる。この場合でもピーク電流 になった時にゲート取り出し口を中心にrの距離にあるカソードがオン状態にな ると想定できるので導通面積は殆んど変らない。すなわち、カソード面積を4倍 に増やしてその1/5〜1/6程度の面積に電力が集中し、カソード面積を増や す分だけ高いアノード電流上昇率とピーク電流が得られなくなってしまう。[0009] Therefore, in order to increase the cathode area, we set the cathode radius to 2r and did the same as above. It is also conceivable to turn it on using the main circuit of Even in this case, the peak current When this happens, the cathode located at a distance r around the gate outlet turns on. Since it can be assumed that the conduction area will hardly change. In other words, the cathode area is quadrupled. By increasing the cathode area, the power is concentrated in an area of about 1/5 to 1/6 of that area, and the cathode area is increased. Therefore, it becomes impossible to obtain a correspondingly high anode current increase rate and peak current.
【0010】 本考案は上述の問題点に鑑みてなされたもので、その目的は半導体素子に4個 以上の対称点から同時に制御信号を与えるようにすることにより、ターンオン時 の耐量とピーク電流値を向上させた半導体装置を提供することである。0010 This invention was devised in view of the above-mentioned problems, and its purpose is to By simultaneously applying control signals from the above symmetrical points, it is possible to An object of the present invention is to provide a semiconductor device with improved durability and peak current value.
【0011】[0011]
本考案は上記目的を達成するために、半導体素子の外周部に沿って設けられた リードフレームと、このリードフレームに周方向等間隔に配設された電極端子部 と、この電極端子部のうち隣り合うもの同志を2個づつ接続する複数の接続フレ ームと、これらの接続フレームを橋絡する橋絡フレームによって前記制御電極部 を形成する。 In order to achieve the above object, the present invention provides a A lead frame and electrode terminals arranged at equal intervals in the circumferential direction on this lead frame. and a plurality of connection frames that connect two adjacent electrode terminals each. and the control electrode section by a bridging frame that bridges these connection frames. form.
【0012】0012
制御電極から入力される制御信号は同じ距離を経て取り出し口に到達し、この 取り出し口近傍で、ほぼ同時にターンオン領域が形成される。ターンオンし始め た所からターンオン損失によって発熱するが、これが分散され、耐量が向上する 。 The control signal input from the control electrode reaches the outlet through the same distance, and this A turn-on region is formed almost simultaneously near the outlet. start to turn on Heat is generated due to turn-on loss, but this is dispersed and durability is improved. .
【0013】[0013]
以下に本考案の実施例を図1を参照しながら説明する。 An embodiment of the present invention will be described below with reference to FIG.
【0014】 図1は本考案の実施例による半導体装置を示すもので、円板状のカソード1の 外周部近傍には制御極であるリング状のゲートが配置されており、このゲートに はリング状のリードフレーム3が電気的に接続されている。リードフレーム3に は、その円周に沿って等間隔又はカソード1の中心に関して対称になるようゲー ト取り出し口である電極端子片(9a,9b)と(9c,9d)が設けられてい る。電極端子片9aと9cは接続フレーム10aによって接続され、電極端子片 9bと9dは接続フレーム10bによって接続されている。さらに、接続フレー ム10aと10bの中間地点を橋絡フレーム11で接続するとともに、リードフ レーム11には尾部12を設ける。[0014] FIG. 1 shows a semiconductor device according to an embodiment of the present invention, in which a disk-shaped cathode 1 is A ring-shaped gate, which is a control pole, is placed near the outer periphery. A ring-shaped lead frame 3 is electrically connected. to lead frame 3 are spaced equidistantly along its circumference or symmetrically with respect to the center of cathode 1. Electrode terminal pieces (9a, 9b) and (9c, 9d), which are outlet ports, are provided. Ru. The electrode terminal pieces 9a and 9c are connected by a connecting frame 10a, and the electrode terminal pieces 9a and 9c are connected by a connecting frame 10a. 9b and 9d are connected by a connecting frame 10b. In addition, the connection frame The intermediate point between the frames 10a and 10b is connected by the bridge frame 11, and the lead-off The frame 11 is provided with a tail portion 12.
【0015】 すなわち、上記実施例においては、リードフレームのゲート取り出し口を4つ とした。この取り出し口は、相互インダクタンスを減らすために対称性が重要で あり、4個,8個,16個と2のべき乗数箇で数の多い事が望ましい。また、こ れらの取り出し口は等間隔に配置する事が望ましい。上記実施例ではゲート取り 出し口が4つであるので90°おきに配置した。これらのゲート取り出し口隣り 同志のものを各々接続しその中間点同志を接続する。その接続フレームの中間か らゲート端子へリードフレームの尾部を通して接続する。[0015] That is, in the above embodiment, the lead frame has four gate outlets. And so. Symmetry is important for this outlet to reduce mutual inductance. It is desirable that the number be as large as a power of 2, such as 4, 8, or 16. Also, this It is desirable to arrange these outlets at equal intervals. In the above example, the gate is removed. Since there are four outlets, they are placed at 90° intervals. Next to these gate exits Connect similar items and connect their midpoints. Is it in the middle of that connection frame? Connect to the gate terminal through the tail of the lead frame.
【0016】 ゲート取り出し口が8箇の場合も、隣り同志のものを各々接続し、この中間点 同志を接続し更にその接続フレームの中間点をその隣り同志の接続フレーム中間 点と接続する。その接続フレームの中間からゲート端子へリードフレームの尾部 を通して接続する。ゲート取り出し口が更に倍のときは、接続フレームの中間同 志を隣りのそれともう一回多く接続する。つまり、ゲート取り出し口は2のべき 乗個にする必要がある。[0016] Even if there are 8 gate outlets, connect the adjacent ones and connect them to this intermediate point. Connect the comrades, and then move the midpoint of that connection frame to the middle of the adjacent comrade's connection frame. Connect the points. The tail of the lead frame from the middle of its connection frame to the gate terminal Connect through. If the gate outlet is doubled, the middle of the connection frame should be Connect the will to the neighboring one one more time. In other words, the gate outlet is a power of 2. It needs to be multiplied.
【0017】 このように接続すればゲート端子から入力されるゲート信号は同じ距離を経て 各ゲート取り出し口に到達する。このゲート取り出し口近傍で、図1に示すよう に、ほぼ同時にターンオン領域13a〜13dが形成される。ターンオンし始め た所からターンオン損失によって発熱するがこれが分散され、耐量が向上する。 また、ゲート取り出し口の配置を取り出し口の数に対して均等に配置すれば更に 耐量が向上する。[0017] If connected like this, the gate signal input from the gate terminal will pass through the same distance. Reach each gate outlet. Near this gate outlet, as shown in Figure 1, Turn-on regions 13a to 13d are formed almost simultaneously. start to turn on Heat is generated due to turn-on loss, but this is dispersed and the withstand capability is improved. In addition, if you arrange the gate outlets evenly with respect to the number of outlets, it will be even better. Tolerance is improved.
【0018】 例えば、ゲート取り出し口が2個の場合はdi/dt=108A/sec,ピ ーク電流100Aまでしか耐量がなかった素子が、図1に示すようなフレーム構 造としただけでdi/dt=2×108A/sec,ピーク電流200Aまでタ ーンオン耐量が向上した。For example, an element with two gate outlets could withstand only di/dt=10 8 A/sec and a peak current of 100 A, but with the frame structure shown in FIG. The turn-on capability was improved to dt=2×10 8 A/sec and peak current of 200 A.
【0019】[0019]
本考案は以上の如くであって、制御電極部として半導体素子に均等かつ同時に 制御信号を供給できる電極構造としたから、ターンオン時の素子実効面積が拡大 し、ターンオンによるdi/dt耐量とピーク電流値を向上させることができる 。 The present invention is as described above. Due to the electrode structure that can supply control signals, the effective area of the element at turn-on is expanded. However, it is possible to improve the di/dt withstand capability and peak current value due to turn-on. .
【図1】本考案の実施例による半導体装置の平面図。FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention.
【図2】従来の半導体装置の平面図。FIG. 2 is a plan view of a conventional semiconductor device.
【図3】従来の半導体装置の部分断面図。FIG. 3 is a partial cross-sectional view of a conventional semiconductor device.
【図4】従来の半導体装置のターンオン状態を示す説明
図。FIG. 4 is an explanatory diagram showing a turn-on state of a conventional semiconductor device.
1…ゲート電極、3…リードフレーム、9a〜9c…電
極端子片、10a,10b…接続フレーム、11…橋絡
フレーム、12…橋絡フレームの尾部、13a〜13d
…ターンオン領域。DESCRIPTION OF SYMBOLS 1... Gate electrode, 3... Lead frame, 9a-9c... Electrode terminal piece, 10a, 10b... Connection frame, 11... Bridging frame, 12... Tail part of bridging frame, 13a-13d
...Turn-on area.
Claims (1)
置し少なくとも2つの接合領域を有する半導体素子に制
御信号を供給するための制御電極部を設けてなる半導体
装置において、前記半導体素子の外周部に沿って設けら
れたリードフレームと、このリードフレームに周方向等
間隔に配設された電極端子部と、この電極端子部のうち
隣り合うもの同志を2個づつ接続する複数の接続フレー
ムと、これらの接続フレームを橋絡する橋絡フレームに
よって前記制御電極部を形成したことを特徴とする半導
体装置。1. A semiconductor device comprising a control electrode part for supplying a control signal to a semiconductor element having at least two junction regions, in which semiconductor layers having different polarities are alternately arranged, and the outer periphery of the semiconductor element. A lead frame provided along the lead frame, electrode terminal parts arranged at equal intervals in the circumferential direction on the lead frame, and a plurality of connection frames connecting two adjacent electrode terminal parts each. . A semiconductor device, wherein the control electrode portion is formed by a bridging frame that bridges these connection frames.
Priority Applications (1)
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JP1991028175U JP2568551Y2 (en) | 1991-04-24 | 1991-04-24 | Semiconductor device |
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Application Number | Priority Date | Filing Date | Title |
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JP1991028175U JP2568551Y2 (en) | 1991-04-24 | 1991-04-24 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04123554U true JPH04123554U (en) | 1992-11-09 |
JP2568551Y2 JP2568551Y2 (en) | 1998-04-15 |
Family
ID=31912317
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1991028175U Expired - Lifetime JP2568551Y2 (en) | 1991-04-24 | 1991-04-24 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2568551Y2 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5520270U (en) * | 1978-07-25 | 1980-02-08 | ||
JPS62293738A (en) * | 1986-06-13 | 1987-12-21 | Internatl Rectifier Corp Japan Ltd | Semiconductor device |
-
1991
- 1991-04-24 JP JP1991028175U patent/JP2568551Y2/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5520270U (en) * | 1978-07-25 | 1980-02-08 | ||
JPS62293738A (en) * | 1986-06-13 | 1987-12-21 | Internatl Rectifier Corp Japan Ltd | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP2568551Y2 (en) | 1998-04-15 |
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