JPH039435A - Method for testing system abnormality - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野]
本発明はシステム異常試験方式に関し、特に再現頻度の
少ないシステム異常を効率的に検出可能なシステム異常
試験(以下、単に「試験jともいう)方式に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a system abnormality testing method, and in particular to a system abnormality test (hereinafter also simply referred to as "test j") that can efficiently detect system abnormalities that rarely reproduce. Regarding the method.
近年の高度な機能を有する情報処理システムや通信シス
テムにおいては、システム異常の発生頻度は低くても、
発生時の影響は大きなものになる場合が多い。このよう
なシステム異常を検出するために、従来は、繰り返し試
験方式が用いられていた。In recent years, in information processing systems and communication systems with advanced functions, even if the frequency of system abnormalities is low,
The impact when it occurs is often significant. Conventionally, a repeat test method has been used to detect such system abnormalities.
例えば、従来から行われてきたメモリ装置等に対する繰
り返し試験方式は、予め書き込みデータ(試験用送出情
報)を試験用送出情報格納手段に格納しておき、この情
報を試験対象であるメモリに書き込み、その後、これを
読み出しく収集し)では上述の試験用送出データと照合
していた。For example, in the conventional repetitive test method for memory devices, etc., write data (test transmission information) is stored in a test transmission information storage means, and this information is written to the memory to be tested. This was then read out and collected and compared with the test transmission data described above.
上述の手順を、全試験対象エリアに対して繰り返し実行
すれば、再現頻度の少ない異常を検出することが可能に
なるというわけである。以下、これについて、より具体
的に説明する。By repeating the above procedure for all test areas, it is possible to detect abnormalities that occur less frequently. This will be explained in more detail below.
第4図は、従来から用いられている試験方式の概念図で
ある。図中、100は試験を実行し、その管理を行う試
験実行ユニット、101は該試験実行ユニット100の
制御に基づいて試験される試験対象ユニットを示してい
る。また、+02は前述の試験用送出情報を格納するメ
モリ装置、+03は試験対象装置(例えば、大容量磁気
ディスク記憶装置)を示している。FIG. 4 is a conceptual diagram of a conventionally used test method. In the figure, 100 is a test execution unit that executes and manages the test, and 101 is a test target unit that is tested under the control of the test execution unit 100. Further, +02 indicates a memory device that stores the above-mentioned test transmission information, and +03 indicates a device to be tested (for example, a large-capacity magnetic disk storage device).
上述の如き構成を考えた場合、従来の試験実行方式では
、まず、メモリ装置+02から前述の試験用送出情報を
取り出してこれを試験対象装置103に送出し、次に、
この情報が正常に書き込まれたかどうかを検証するため
に、1バイトもしくは複数バイト書き込んだ後に、その
書き込み情報を読み出し情報格納エリア104に読み取
り、引続き上記メモリ装置102に格納されている試験
用送出情報と、照合手段+05によりその都度照合する
という方式であった。Considering the configuration described above, in the conventional test execution method, first, the above-mentioned test transmission information is retrieved from the memory device +02 and sent to the device under test 103, and then,
In order to verify whether this information has been written normally, after writing one byte or multiple bytes, the written information is read out and read into the information storage area 104, and then the test sending information stored in the memory device 102 is continued. The method was to use the matching means +05 to match each time.
第5図は、上述の試験方式を採用した場合のタイムチャ
ートである。試験対象装置+03への試験用送出情報送
出をブロック単位で行う場合を考えると、上述の試験方
式の所要時間は、この図のように示される。すなわち、
今、第5図において、1バイトのデータの平均送出時間
を2μ秒とし、送出時間がデータ量(バイト数)に比例
すると考えると、最初の1Mバイトの情報を送出するに
要する時閉W1は、2秒となる。また、これを読み出す
条件もこれと同等とすると、I Mバイトの読み取り所
要時間R1も2秒となる。更に、この情報を比較するた
めの時間を、1バイト当たりIμ秒とすると、1Mバイ
ト分の情報を比較するための比較時間C1は、約1秒を
要することになる。FIG. 5 is a time chart when the above-mentioned test method is adopted. Considering the case where the test transmission information is sent to the test target device +03 in units of blocks, the time required for the above-mentioned test method is shown as shown in this diagram. That is,
Now, in Fig. 5, assuming that the average sending time of 1 byte of data is 2 μ seconds and considering that the sending time is proportional to the amount of data (number of bytes), the time required to send out the first 1 MB of information is W1. , 2 seconds. Furthermore, if the conditions for reading this are also the same as above, the time R1 required to read the IM byte will also be 2 seconds. Further, assuming that the time for comparing this information is Iμ seconds per byte, the comparison time C1 for comparing 1 Mbyte of information will require approximately 1 second.
従って、1 Mバイトの情報を送出してから照合が完了
するまでには約5秒を要することになり、500Mバイ
ト分の情報量では40分以上を要することになる。これ
を単位素子(例:lバイト)当たり100回繰り返す試
験を実行しようとすれば、約70時間(約3日間)を必
要とすることになる。なお、第6図に、動作フローチャ
ートを示した。Therefore, it will take about 5 seconds to complete the verification after sending 1 Mbyte of information, and more than 40 minutes will be required for 500 Mbytes of information. If a test were to be performed in which this was repeated 100 times per unit element (for example, 1 byte), approximately 70 hours (approximately 3 days) would be required. Incidentally, FIG. 6 shows an operation flowchart.
また、これについては、例えば、H6Y、チャン等著、
鵜飼等訳[ディジタルシステムの故障診断J(Faul
t Diagnosis of Digital
Systems)第2章(初版:昭和46年発行)
の記載が参考になる。In addition, regarding this, for example, H6Y, Zhang et al.
Translated by Ukai et al. [Fault diagnosis of digital systems J
t Diagnosis of Digital
Systems) Chapter 2 (first edition: published in 1972)
The description is helpful.
従来の試験方式を採用した場合、試験用送出情報が少な
い、これまでの小規模システムでは試験欠間は比較的少
なくて済むが、高集積化されつつある大容量磁気ディス
ク記憶装置のような大容量記憶手段を、このような試験
方式で試験を行う場合には、試験時間が長大化するとい
う問題があった。また、試験時間を短縮しようとして、
単位素子当たりの繰り返し回数を減少させると、再現頻
度の低い異常の検出が困難になるという問題があった。If the conventional test method is adopted, test interruptions are relatively small in conventional small-scale systems with little test transmission information, but in large-scale systems such as large-capacity magnetic disk storage devices that are becoming highly integrated, When testing capacity storage means using such a test method, there is a problem in that the test time becomes long. Also, in an attempt to shorten the exam time,
When the number of repetitions per unit element is reduced, there is a problem in that it becomes difficult to detect abnormalities that are rarely reproduced.
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上述の如き問題を解
消し、試験対象装置が大規模化された場合でも、再現頻
度の低い異常状態の検出を効率よく行うことが可能な試
験方式を提供することにある。The present invention has been made in view of the above-mentioned circumstances, and its purpose is to solve the above-mentioned problems in the conventional technology, and to solve abnormal conditions that are not frequently reproduced even when the scale of the test target device is increased. The object of the present invention is to provide a test method that can efficiently detect
[課題を解決するための手段〕
本発明の上記目的は、試験用送出情報に対応する試験結
果情報と照合するための試験期待値情報を提供する手段
と、該試験期待値情報を試験用送出情報として試験対象
に送出する手段、および、試験対象から前記試験結果情
報を収集する手段を有し、前記試験期待値情報と試験結
果情報とを照合するシステム異常試験方式において、収
集した前記試験結果情報を試験用送出情報として前記試
験対象に送出する手段を設けて、予め定めた試験停止条
件が成立するまで、前記収集した試験結果情報を試験用
送出情報として前記試験対象に送出する動作を繰り返し
た後、前記試験期待値情報と最終試験結果情報との照合
を行うことを特徴とするシステム異常試験方式によって
達成される。[Means for Solving the Problems] The above object of the present invention is to provide a means for providing test expected value information for comparing with test result information corresponding to test sending information, In a system abnormality test method that includes means for transmitting information to a test subject and means for collecting the test result information from the test subject, and collates the test expected value information and test result information, the collected test results Providing means for transmitting information to the test object as test transmission information, and repeating the operation of transmitting the collected test result information to the test object as test transmission information until a predetermined test stop condition is satisfied. This is achieved by a system abnormality testing method characterized in that the test expected value information is then compared with the final test result information.
従来の試験方式では、大容量磁気ディスク記憶装置のよ
うな試験対象装置に試験用送出情報を送出した後、1バ
イトもしくは複数バイト毎に期待値と照合を行う必要が
あり、上記試験用送出情報の送出手順、試験結果情報読
み取り手順およびそれらの照合手順を、試験対象の全エ
リアに対して行う必要があった。このため、試験対象規
模が大きくなると、その試験実行時間が増大することに
なっていた。In conventional test methods, after sending test sending information to a device under test such as a large-capacity magnetic disk storage device, it is necessary to check each byte or multiple bytes against an expected value. It was necessary to perform the sending procedure, the procedure for reading the test result information, and the procedure for collating them for all areas to be tested. For this reason, as the scale of the test object increases, the test execution time increases.
これに対して、本発明に係る試験方式において(1)試
験開始時に生成した試験用送出情報を試験対象装置に送
出した後は、その試験結果情報を試験用送出情報として
用いる。On the other hand, in the test method according to the present invention, (1) after the test transmission information generated at the start of the test is transmitted to the test target device, the test result information is used as the test transmission information.
(2)別に指定した試験実行時間もしくは試験実行回数
に達した場合や、試験者の指示による試験実行回数にな
るまで(試験実行期間中)、試験を繰り返し実行する。(2) The test is repeatedly executed when a separately specified test execution time or number of test executions is reached, or until the number of test executions specified by the tester is reached (during the test execution period).
(3)上記試験実行期間中は期待情報(期待値)との照
合動作は行わず、期待情報と異なる試験結果情報を収集
した場合でも、その結果情報を次の試験の試験用送出情
報として用いる。(3) During the above test execution period, no comparison with expected information (expected value) will be performed, and even if test result information different from the expected information is collected, the result information will be used as the test transmission information for the next test. .
(4)試験実行単位が終了した場合に、試験結果情報と
試験開始時の試験用送出情報との照合を行う。(4) When the test execution unit ends, the test result information is compared with the test transmission information at the start of the test.
(5)期待情報である試験用送出情報と読み取り結果情
報との不一致の検出により、試験実行期間中に異常が発
生したことを知る。−度でも不一致を検出した場合には
、不一致個所もしくはその近辺に対して集中的に繰り返
し試験を実施する。(5) By detecting a mismatch between the test transmission information, which is the expected information, and the read result information, it is known that an abnormality has occurred during the test execution period. If a discrepancy is detected even at - degrees, repeated tests are conducted intensively at or near the discrepancy.
という手順を採用することにより、試験実行期間中に検
出した異常個所が、試験実行期間を長く設定するほど濃
縮される点が従来と異なる。By adopting this procedure, abnormalities detected during the test execution period are different from conventional methods in that the longer the test execution period is set, the more concentrated the abnormalities are.
この結果、従来、試験用送出情報の書き込みの都度実施
していた照合動作を削減でき、これにより、大規模な試
験対象装置に対する試験実行時間を短縮することが可能
になる。As a result, it is possible to reduce the verification operation that has conventionally been performed each time test transmission information is written, thereby making it possible to shorten the test execution time for a large-scale test target device.
[実施例]
以下、本発明の実施例を図面に基づいて詳細に説明する
。[Example] Hereinafter, an example of the present invention will be described in detail based on the drawings.
第1図は1本発明の一実施例を示す試験方式の概念図で
ある。図中、100a は試験を実行し、その管理を行
う試験実行ユニット、+01は該試験実行ユニット+0
0 aの制御に基づいで試験される試験対象ユニット、
102は前記試験用送出情報格納メモリ装置、103は
試験対象装置、+05は照合回路を示している。また、
300は試験用送出情報生成手段であって、@以って生
成してあってもよいし、試験開始時にその都度生成して
も構わない。FIG. 1 is a conceptual diagram of a test method showing an embodiment of the present invention. In the figure, 100a is a test execution unit that executes and manages the test, +01 is the test execution unit +0
The unit under test is tested under the control of 0a,
Reference numeral 102 indicates the test transmission information storage memory device, 103 indicates the device under test, and +05 indicates a verification circuit. Also,
Reference numeral 300 denotes test transmission information generation means, which may be generated with @ or may be generated each time a test is started.
本実施例において、試験実行ユニット 1ooaは汎用
処理装置でもよく、その場合の試験用送出情報生成手段
300としては、メモリ上に予め格納しであるデータパ
ターンもしくは同種のパターをを生成し得るプログラム
が用いられる、
上述の如<+S成された本実施例の試験方式においては
、試験実施者が試験開始を指示した場合、まず、上記試
験用送出情報生成手段300によりデータパターンを作
成し、試験用送出情報格納メモリ装置102に格納する
。該データが龍以って作成しである場合には、その情報
を試験用送出情報格納メモリ装置102に転送しておけ
ばよい。次に、このデータを幾つかのデータブロックに
分割してデータブロック毎に試験対象回路に転送し、そ
の後、所定のデータ転送が終了した時点で、上記転送デ
ータを転送先である試験対象回路から順次読み出し、こ
の情報をvII記試験用送出情報格納メモリ +02上
の対応アドレスに再び格納して行く。In this embodiment, the test execution unit 1ooa may be a general-purpose processing device, and in that case, the test transmission information generating means 300 may be a program that can generate a certain data pattern or a pattern of the same type that is stored in advance in the memory. In the test method of this embodiment, which is configured as described above, when the test person instructs to start a test, first, the test transmission information generating means 300 creates a data pattern, and It is stored in the transmission information storage memory device 102. If the data was created by Ryu, the information may be transferred to the test transmission information storage memory device 102. Next, this data is divided into several data blocks and transferred to the circuit under test for each data block, and then, when the specified data transfer is completed, the transferred data is transferred from the circuit under test that is the transfer destination. The information is read out sequentially and stored again at the corresponding address on the sending information storage memory +02 for test vII.
以上の操作手順を繰り返し実施して行けば、その間に、
書き込み、誤りや読み取り誤りが発生すると、その誤っ
た情報が次々と蓄積されて行く。ここで、誤ったデータ
が発生した場所は、試験用送出情報格納メモリ 102
上のアドレス情報を分析すれば容易に指摘することがで
きる。If you repeat the above operating steps, in the meantime,
When writing errors or reading errors occur, the erroneous information is accumulated one after another. Here, the location where the erroneous data occurred is the test transmission information storage memory 102
This can be easily pointed out by analyzing the address information above.
本実施例においては、上述の如き方式上の特徴を有する
ので、試験用送出情報と試験対象回路からの読み取り情
報とを照合する回数を少なくすればするほど、より多く
の誤った読み取り情報を蓄積できることになる。この点
に着目して、特許請求の範囲の請求項2に述べた如く、
データの照合を試験実施終了後にまとめて行えば、累積
試験実行時間を短縮することができる。Since this embodiment has the above-mentioned system characteristics, the fewer times the test transmission information is compared with the read information from the circuit under test, the more erroneous read information will be accumulated. It will be possible. Focusing on this point, as stated in claim 2 of the claims,
If the data is collated all at once after the test is completed, the cumulative test execution time can be shortened.
また、試験対象回路の規模が大きくなると、試験対象回
路のある部分から見ればアクセス回数は極めて少なくな
る。従って、データ誤り発生頻度が低い場合には、次に
その場所が誤る場合に遭遇する機会は極めて少なくなる
。このような場合には、特許請求の範囲の請求項3に述
べた如く、試験を二段階に分けて実施することにより、
再現性を高めることが可能である。Furthermore, as the scale of the circuit under test increases, the number of accesses from a certain part of the circuit under test becomes extremely small. Therefore, if the frequency of occurrence of data errors is low, the chance of encountering an error in that location next time is extremely small. In such a case, as stated in claim 3 of the claims, by conducting the test in two stages,
It is possible to improve reproducibility.
第2図は、本実施例の試験方式を適用した場合のタイム
チャートである。本実施例によれば、R1で読み出した
情報を、Wlで書き込んだ書き込み元のエリア二上書き
しては、その情報をR2で再び書き込んで行くことにな
る。この手順の途中で、書き込みの誤りまたは読み取り
の誤りが生じても、試験実行停止条件、例えば、試験実
行回数が規定回数を越えた場合、試験実行時間が規定時
間を越えた場合、送出時・読み取り時にパリティチエツ
クエラー等の誤りを検出した場合等が整うまで、上述の
試験用送出情報の送出もしくは読み取りを繰り返し行い
、試験停止条件が整ったときに、その間のデータブロッ
クの照合手順を行うので、従来データブロック単位に行
っていた照合時間を大幅に省略できる。なお、第3図に
、本実施例の要部の動作フローチャートを示した。FIG. 2 is a time chart when the test method of this embodiment is applied. According to this embodiment, the information read in R1 is overwritten in the write source area 2 written in Wl, and the information is written again in R2. Even if a writing or reading error occurs during this procedure, the conditions for stopping the test execution, such as when the number of test executions exceeds the specified number of times, when the test execution time exceeds the specified time, and when sending If an error such as a parity check error is detected during reading, the above-mentioned test transmission information is sent or read repeatedly until the situation is corrected, and when the test stop conditions are met, the data block matching procedure is performed during that time. , it is possible to significantly reduce the time required for matching, which was conventionally performed on a data block basis. Incidentally, FIG. 3 shows an operational flowchart of the main parts of this embodiment.
上記実施例は本発明の一例として示したものであり、本
発明はこれに限定されるべきものではないことは言うま
でもない。It goes without saying that the above embodiment is shown as an example of the present invention, and that the present invention is not limited thereto.
[発明の効果]
以上、詳細に述べた如く、本発明によれば、試験用送出
情報に対応する試験結果情報と照合するための試験期待
値情報を提供する手段と、該試験期待値情報を試験用送
出情報として試験対象に送出する手段、および、試験対
象から前記試験結果情報を収集する手段を有し、前記試
験期待値情報と試験結果情報とを照合するシステム異常
試験方式において、収集した前記試験結果情報を試験用
送出情報として前記試験対象に送出する手段を設けて、
予め定めた試験停止条件が成立するまで、前記収集した
試験結果情報を試験用送出情報として前記試験対象に送
出する動作を繰り返した後、前記試験期待値情報と最終
試験結果情報との照合を行うようにしたので、試験対象
装置が大規模化された場合でも、再現頻度の低い異常状
態の検出を効率よく行うことが可能な試験方式を実現で
きるという顕著な効果を奏するものである。[Effects of the Invention] As described in detail above, according to the present invention, there is provided a means for providing test expected value information for comparing with test result information corresponding to test sending information, and a means for providing test expected value information for comparing with test result information corresponding to test sending information. In a system abnormality test method that includes a means for transmitting to a test subject as test transmission information and a means for collecting the test result information from the test subject, the system abnormality test method collates the test expected value information and the test result information. Providing means for transmitting the test result information to the test subject as test transmission information,
After repeating the operation of sending the collected test result information to the test subject as test sending information until a predetermined test stop condition is met, the test expected value information is compared with the final test result information. This has the remarkable effect of realizing a test method that can efficiently detect abnormal states that are rarely reproduced even when the device to be tested is increased in scale.
第1図は本発明の一実施例を示す試験方式の概念図、第
2図は実施例の試験方式を適用した場合のタイムチャー
ト、第3図は実施例の動作フローチャート、第4図は従
来から用いられている試験方式の概念図、第5図は第4
図の試験方式を採用した場合のタイムチャート、第6図
は同動作フローチャートである。
100a:試験実行ユニット、+01 :試験対象ユニ
ット、102:試験用送出情報格納メモリ装置、+03
試験対象装置、105:照合回路、300 :試験用送
出情報生成手段、Wl:第1番目のデータブロックの試
験対象への送出時間、 R1:第1番目のデータブロッ
クの試験対象からの読み取り時間、C:複数データブロ
ックの送出・読み取り後の第1回目の照合時間。Fig. 1 is a conceptual diagram of a test method showing an embodiment of the present invention, Fig. 2 is a time chart when the test method of the embodiment is applied, Fig. 3 is an operation flowchart of the embodiment, and Fig. 4 is a conventional method. Figure 5 is a conceptual diagram of the test method used since
FIG. 6 is a time chart when the test method shown in the figure is adopted, and FIG. 6 is a flowchart of the same operation. 100a: Test execution unit, +01: Test target unit, 102: Test transmission information storage memory device, +03
Test target device, 105: Verification circuit, 300: Test transmission information generation means, Wl: Transmission time of the first data block to the test target, R1: Reading time of the first data block from the test target, C: First verification time after sending and reading multiple data blocks.
Claims (3)
るための試験期待値情報を提供する手段と、該試験期待
値情報を試験用送出情報として試験対象に送出する手段
、および、試験対象から前記試験結果情報を収集する手
段を有し、前記試験期待値情報と試験結果情報とを照合
するシステム異常試験方式において、収集した前記試験
結果情報を試験用送出情報として前記試験対象に送出す
る手段を設けて、予め定めた試験停止条件が成立するま
で、前記収集した試験結果情報を試験用送出情報として
前記試験対象に送出する動作を繰り返した後、前記試験
期待値情報と最終試験結果情報との照合を行うことを特
徴とするシステム異常試験方式。(1) A means for providing test expected value information for comparison with test result information corresponding to the test transmission information, a means for transmitting the test expected value information to the test subject as the test transmission information, and a test subject. In a system abnormality testing method that includes means for collecting the test result information from a computer, and collating the test expected value information with the test result information, the collected test result information is sent to the test subject as test transmission information. After repeating the operation of transmitting the collected test result information to the test subject as test transmission information until a predetermined test stop condition is satisfied, the test expected value information and the final test result information are transmitted. A system abnormality test method that is characterized by checking against
集した試験結果情報を試験用送出情報として前記試験対
象に送出する動作を繰り返す間においては、前記試験期
待値情報と試験結果情報との照合を行わないことを特徴
とする請求項1記載のシステム異常試験方式。(2) While repeating the operation of sending the collected test result information to the test subject as test sending information until a predetermined test stop condition is met, the expected test value information and the test result information are The system abnormality test method according to claim 1, characterized in that no verification is performed.
験を行った結果、前記試験結果情報と前記試験期待値情
報とが一致しないとき、当該試験個所を含む第二の狭い
範囲を対象に試験を実施することを特徴とする請求項1
または2記載のシステム異常試験方式。(3) Initially, as a result of conducting a test targeting a predetermined first wide range, if the test result information and the test expected value information do not match, a second narrow range including the relevant test area is Claim 1 characterized in that the test is conducted on a subject.
Or the system abnormality test method described in 2.
Priority Applications (1)
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JP1143498A JPH039435A (en) | 1989-06-06 | 1989-06-06 | Method for testing system abnormality |
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JP1143498A JPH039435A (en) | 1989-06-06 | 1989-06-06 | Method for testing system abnormality |
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JPH039435A true JPH039435A (en) | 1991-01-17 |
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JP1143498A Pending JPH039435A (en) | 1989-06-06 | 1989-06-06 | Method for testing system abnormality |
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Country | Link |
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JP (1) | JPH039435A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6529251B2 (en) | 1999-02-23 | 2003-03-04 | Sharp Kabushiki Kaisha | Liquid crystal display device and method of manufacturing the same |
-
1989
- 1989-06-06 JP JP1143498A patent/JPH039435A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6529251B2 (en) | 1999-02-23 | 2003-03-04 | Sharp Kabushiki Kaisha | Liquid crystal display device and method of manufacturing the same |
KR100445286B1 (en) * | 1999-02-23 | 2004-08-21 | 샤프 가부시키가이샤 | Liquid crystal display device and method of manufacturing the same |
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