JPH0391336A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタル信号伝送系において、信号を抽出する
ためのクロックを用いず、セルフ・クロッキングによっ
て情報を伝送する系の受信側において、データ抽出に用
いられる、ＰＬＬ回路に関するものである。

従来の技術 第３図にブロック図で示されるような、シリアルのデジ
タル・データに対してロックするＰＬＬ回路では、通常
の連続信号にロックするＰＬＬとは動作が異なっている
。例として伝送信号をＮＲＺ　Ｉで変調した場合を考え
る。第４図ａは連続信号にロックするＰＬＬであり、第
４図すはデジタル信号にロックするＰＬＬ回路である。

デジタル信号にロックする場合はクロックのすべてのエ
ッチで位相比較を行うことはできず、データに反転があ
った場合にのみ位相比較を行なってＰＬＬ回路を構成し
ている。通常のＰＬＬの構成と変わらないが、位相比較
器は入力信号が反転した場合のみクロックとの位相誤差
を出力する形式となっている。

発明が解決しようとする課題 デジタル・データにロックするＰＬＬ回路においては、
その性質上データの伝送速度が規定値の整数分の１にな
っても同様にロックしてしまう。

このため伝送速度が変動する系（たとえば、オーディオ
用コンパクト・ディスクの再生データなど〉では、たと
えば、第５図のように、ディスクの回転立上げ状態での
伝送速度が低い信号にロツりしてしまい、ＰＬＬのロッ
クレンジが広い場合、伝送速度が規定値付近となっても
その状態よりぬけ出せなくなる。

以上の理由によりロック・レンジを規定伝送速度付近に
狭く設定しなければならない。これを実現するためには
ＰＬＬ回路に含まれる電圧制御発振器（ＶＣＯ）に高い
精度が要求される。また、当然ながら、そのＰＬＬ回路
が正常動作するのは規定伝送速度付近のみになってしま
う。

人力信号にノイズが含まれている場合、反転時間が正確
に検出できなくなる。特にクロックに対して伝送速度の
低い信号が人力された場合、最大と最小の反転時間が、
はぼ同時に発生してしまい、第６図でもわかるように、
ｖＣＯ発振周波数を上げるべきか、下げるべきかの判定
が行なえなくなる。

課題を解決するための手段 本発明は上記の点に鑑み、より広いロック・レンジを有
するＰＬＬ回路を実現するものである。

セルフ・クロッキングによるデジタル・データ伝送では
、−数的にＲｕｎｌｅｎｇｈ−Ｌｉｍｉｔｅｄ−Ｃｏｄ
ｅと呼ばれる符号を用い、データ変換後に伝送が行われ
る。これはＮＲＺ　Ｉで伝送した場合に、データの“Ｏ
”が連続すると伝送信号に反転があられれず、位相比較
が行なえなくなるためである。このデータ変換により受
信データの最大及び最小反転時間が決定される。以下、
例としてオーディオ用コンパクト・ディスクについて述
べると、最大は１１丁、最小は３丁である（Ｔは読みと
り用クロックの１周期。）。

本発明では、この最大と最小の反転時間を利用し、ＰＬ
Ｌより発生するクロックで受信データをサンプリングす
ることにより最大反転時間を超える反転と最小反転時間
未満の反転とを検出する。

このとき、入力信号のデータ・スライス回路にヒステリ
シス・コンパレータを設けている。

以上の手段により最大を超える反転と最小未満の反転が
検出されるが、この検出信号がすなわち入力信号とクロ
ックとの周波数に差があることを示している。したがっ
て最大を超える反転検出信号によりｖＣＯ発振周波数を
下げ、また最小未満の反転検出信号により■ＣＯ発振周
波数を上げる方向に制御することで、常に正常なロック
状態が実現される。したがってＰＬＬ自体でロック・レ
ンジの広い設計を行っても問題がない。

上記のデータ・スライス回路を通常の構成とし、データ
・スライス回路の後に、一定の時間間隔以下の反転をキ
ャンセルする回路を備えることで同様の効果を得ること
ができる。

作用 本発明の回路を備えることにより、入力信号の周波数が
クロックより高い場合は最小反転未満の反転が検出され
る。逆に入力信号の周波数が低い場合は最大反転を超え
る反転が検出される。

以上の検出信号は瞬時の信号であるため、実際の構成で
は反転検出信号をタイマー回路に入力し、一定時間のパ
ルスにひきのばしｖＣＯを制御する。

以上の作用によりロック・レンジを広くとっても異常な
ロック状態へひき込まないＰＬＬ回路が実現できる。

実施例 第１図は本発明の一実施例である。例としてＣＤプレヤ
ーへの応用を示す。

■は入力信号をスライスするコンパレータ、２はＶＣＯ
の発振クロックと入力信号の位相を比較して出力する位
相比較器、３はローパス・フィルタ、４はＶＣＯである
。このＶＣＯ４は通常のコントロール入力以外に２本別
の周波数を制御する入力を持つ。

５はヒステリシス・コンパレータ、６は２ＴＪｕ下の反
転を検出する反転検出回路、７は１２丁以上の反転を検
出する回路であり、ＶＣＯ４の発振クロックで動作する
。

８．９はタイマー回路であり、反転検出回路の出力を一
定時間保持する。本回路の出力信号によりＶＣＯ４を制
御する。

なお、本実施例はＶＣＯ４に周波数制御用入力を３本持
つ形式としたが、タイマー回路の出力をローパスフィル
タの出力に加算する構成としてもよい。また当然ながら
、応用はＣＤプレーヤに限るものではない。

第２図は同じ＜ＣＤプレーヤへの一実施例である。１〜
４と６〜９は第１図の場合と同じである。５は一定時間
間隔以下の反転をキャンセルするノイズ・キャンセル回
路である。

発明の効果 本発明によると、ロック・レンジが広いため、ｖＣ○の
フリーラン周波数のドリフトの影響が軽減される。また
ＰＬＬが正常動作するデータの伝送速度範囲が拡大する
。

【図面の簡単な説明】

第１図は本発明をＣＤプレーヤに応用した場合の実施例
の回路ブロック図、第２図は同じ＜ＣＤプレーヤに応用
した場合の実施例の回路ブロック図、第３図は従来例の
ＰＬＬ回路のブロック図である。第４図は連続信号にロ
ックするＰＬＬと本発明で対象としているデジタル・デ
ータにロックするＰＬＬの動作例タイミング図、第５図
はデジタル・データにロックするＰＬＬ回路では、伝送
速度が１／２となっても同様にロックすることを示すタ
イミング図、第６図は入力信号をクロックにてサンプリ
ングし、最大を超える反転と、最小未満の反転を検出す
る動作を示すタイミング図、第７図は入力信号にノイズ
が含まれている場合の誤動作の発生を示すタイミング図
である。 １・・・・・・コンパレータ、２・・・・・・位相比較
器、３・・・・・・ローパスフィルタ、４・・・・・・
電圧制御発振器、５・・・・・・ヒステリシス・コンパ
レータ、６・・・・・・反転検出回路、７・・・・・・
反転検出回路、８・・・・・・タイマー９・・・・・・
タイマー

Claims (1)

【特許請求の範囲】
1. 入力信号をデジタル信号に変換するデータ・スライス回
   路に、ヒステリシス・コンパレータを持ち、その出力を
   クロックでカウントすることにより、前記入力信号と前
   記クロックとの周波数差を検出し、これを電圧制御発振
   器に加える回路構成を備えたＰＬＬ回路。