JPH038038B2 - - Google Patents
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- JPH038038B2 JPH038038B2 JP55159269A JP15926980A JPH038038B2 JP H038038 B2 JPH038038 B2 JP H038038B2 JP 55159269 A JP55159269 A JP 55159269A JP 15926980 A JP15926980 A JP 15926980A JP H038038 B2 JPH038038 B2 JP H038038B2
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Description
【発明の詳細な説明】
この発明は、記憶内容の読み出し、および書き
込みに要する時間を短縮した半導体記憶装置に関
する。
近年、半導体記憶装置の動作速度を高速化する
ため、各種の構成および方法が提案されている。
例えば、MOSトランジスタメモリにおいて、読
み出しおよび書き込み動作速度を鈍化させる大き
な原因の一つに、ワード線の信号伝達時間の遅れ
がある。そこで動作速度を上げるために、ワード
線の抵抗値を下げてCR時定数を小さくし、ワー
ド線の信号伝達遅延時間を小さくする方法が用い
られている。すなわち、ワード線に用いる金属材
料の厚さを厚く設定して抵抗値を下げたり、抵抗
値の低いアルミニウム配線を併用するものであ
る。しかし、これらの方法はメモリセルの素子構
造に制限を与えるため、メモリセルの単純化ある
いは微細化には大きな障害となつてしまう。
さらに、メモリに用いられている全てのトラン
ジスタのしきい値電圧の絶対値を小さく設定する
ことによつて、全体的な動作速度を向上させるこ
とが可能である。しかし、全てのトランジスタの
しきい値電圧の絶対値を小さく設定すると、メモ
リ中の周辺回路の動作不安定や誤動作を招きやす
い等の欠点が生じてしまう。
この発明は上記の事情を考慮してなされたもの
で、その目的するところは、メモリセルの構造を
複雑化せずに、読み出しおよび書き込みに要する
時間が短縮でき、回路動作の安定した半導体記憶
装置を提供することである。
以下、この発明の一実施例を図面を参照して説
明する。第1図はダイナミツクRAMを示す図で
ある。すなわちその構成は、水平方向に行デコー
ダ11からのワード線12、垂直方向にビツト線
13が配置され、このビツト線13と接地点との
間に転送用トランジスタTr1とコンデンサCが直
列に挿入される。そして前記トランジスタTr1の
ゲートがワード線12に接続され、行デコーダ1
1の制御信号によつてトランジスタTr1がオン−
オフ制御されて、ビツト線13に入力された信号
がコンデンサCに書き込まれる。あるいは、コン
デンサCからビツト線13へ読み出される如く構
成されている。
ところで、この発明によるダイナミツクRAM
においては、前記転送用トランジスタTr1とし
て、そのしきい値電圧の絶対値が、同一素子中の
他のエンハンスメント形トランジスタのしきい値
電圧の絶対値より低いトランジスタが設けられ
る。しきい値電圧を変化させるためには、例えば
ボロンのイオン打し込み等によれば良い。このよ
うな構成によれば、素子構造を変えずに読み出し
および書き込みに要する時間が短縮できる。ま
た、しきい値電圧が低く設定されるのは転送用ト
ランジスタのみであるので、回路動作が不安定に
なることはない。
この基本原理をNチヤネル形MOSトランジス
タの読み出しを例にとり、第2図、第3図を用い
て詳述する。第2図は行デコーダ出力がLからH
に階段状に変化した時点から、その行デコーダ出
力につながるワード線上にある1つのメモリセル
の転送用トランジスタのゲートにかかる電圧の時
間的変化を示す図である。このゲート電圧V(t)
は次式で与えられる。
ここで、VDDは行デコーダがHのときの電圧、
Cはワード線の電気容量、ρはワード線の膜抵
抗、Aは所定のメモリセルの行デコーダからの距
離およびワード線の形状で決まる定数である。
転送用トランジスタのしきい値電圧をVTtとす
ると、行デコーダ出力がLからHになつた後にメ
モリ内容がビツト線に読み出され始めるまでの時
間Δtは第1式より次式で示すように、
Δt=AρCln1/1−VTt/VDD
となる。従来の転送用トランジスタのしきい値電
圧は、素子中の他のエンハンスメント形トランジ
スタのしきい値電圧VTと同じである。したがつ
て、メモリ内容がビツト線に読み出され始めるま
での時間Δt0は、
Δt0=AρCln1/1−VT/VDD
である。この発明ではVTt<VTと設定される。そ
こで、ΔtとVTtの関係を図示すると第3図の実線
14のような曲線となる。
ところで、従来から用いられていた読み出し速
度を上げる方法では、ワード線の膜抵抗ρを小さ
く設定することによつてワード線の信号伝達遅延
を小さくしている。そこで、Δtとρの関係を第
3図に図示すると、破線15で示す変化となる。
第3図に示すように、ワード線の膜抵抗ρを小
さく設定すると、それに比例して読み出し時間
Δtが短かくできる。しかし、転送用トランジス
タのしきい値電圧VTtを小さく設定すれば、図示
のような線形でしきい値電圧の変化に対する時間
Δtの変化が大きいので、より読み出し時間Δtが
短縮できる。しかも、この発明を実施しながらρ
を小さく設定すれば、より一層読み出し動作の高
速化が可能である。例えば、ワード線抵抗を1/m
に下げ、転送用トランジスタのしきい値電圧を他
のエンハンスメント形トランジスタの1/nに設定
すると、メモリ内容がビツト線に読み出される時
間は、
1/m・ln(1−1/nVT/VDD)/ln(1−VT/VDD)
の比で小さくできる。
なお、上述の説明ではNチヤネル形MOSトラ
ンジスタの読み出しを例にしたが、書き込みも同
様なのはいうまでもなく、また、Pチヤネル形
MOSトランジスタについても同様に説明できる。
以下、この発明の効果の一例を示す。ダイナミ
ツクRAMにおいて、電源電圧が5で全てのエ
ンハンスメント形トランジスタのしきい値電圧を
1VとしたNチヤネル構成の場合、アクセスタイ
ムが約200nsであつた。そこでこの発明を適用し
て、転送用トランジスタだけのしきい値電圧を
0.5に設定すると、アクセスタイムが約150nsと
なり読み出し速度が改善された。また、書き込み
時間は約30ns短縮された。
なお、この発明は上述した実施例に限定される
ものではなく、スタテイツクRAMに適用しても
良い。すなわちその構成は、第4図に示すように
水平方向に行デコーダ11からのワード線12、
垂直方向にビツト線13,13′が配置される。
そして、このビツト線13とビツト線13′との
間にトランジスタTr2およびフリツプフロツプ1
6、トランジスタTr2′が連続挿入される。さら
に、前記ワード線12に前記トランジスタTr2,
Tr2′のゲートが接続され、行デコーダ11の制御
信号によりトランジスタTr2,Tr2′がオン−オフ
制御されて、ビツト線13,13′からの信号が
フリツプフロツプ16に書き込まれる。あるい
は、フリツプフロツプ16から読み出される如く
構成されている。
ところで、この発明によるスタテイツクRAM
においては、前記転送用トランジスタTr2,
Tr2′として、同一素子中の他のエンハンスメント
形トランジスタのしきい値電圧の絶対値より、低
いしきい値電圧の絶対値を有するトランジスタが
設けられるものである。
上述した構成にすることにより、スタテイツク
RAMにおいても、実施例で説明したダイナミツ
クRAMと同様の原理で、読み出しおよび書き込
み時間が短縮できる。この発明の効果の一例を実
施例と同一条件で示す。すなわち、電源電圧が5
、しきい値電圧を1としたNチヤネル構成の
場合、アクセスタイムは約150nsであつた。そこ
でこの発明を適用して、転送用トランジスタだけ
のしいい値電圧を0.5に設定すると、アクセス
タイムは約110nsとなり読み出し速度が改善され
た。また、書き込み時間は約30ns短縮された。
以上説明したようにこの発明によれば、素子構
造に制限を与えることなく、読み出しおよび書き
込み時間が短縮でき、回路動作の安定した半導体
記憶装置が得られる。 DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor memory device that reduces the time required to read and write stored contents. In recent years, various configurations and methods have been proposed to increase the operating speed of semiconductor memory devices.
For example, in a MOS transistor memory, one of the major causes of slowing down read and write operation speeds is a delay in word line signal transmission time. Therefore, in order to increase the operating speed, a method is used that reduces the resistance value of the word line to reduce the CR time constant and shorten the signal transmission delay time of the word line. That is, the thickness of the metal material used for the word line is set thick to lower the resistance value, or aluminum wiring having a low resistance value is used in combination. However, these methods impose restrictions on the element structure of the memory cell, which poses a major obstacle to the simplification or miniaturization of the memory cell. Furthermore, by setting the absolute values of the threshold voltages of all transistors used in the memory small, it is possible to improve the overall operating speed. However, if the absolute values of the threshold voltages of all transistors are set to a small value, disadvantages arise, such as instability and malfunction of peripheral circuits in the memory. This invention has been made in consideration of the above circumstances, and its purpose is to reduce the time required for reading and writing without complicating the structure of memory cells, and to provide a semiconductor memory device with stable circuit operation. The goal is to provide the following. An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing a dynamic RAM. That is, the configuration is such that a word line 12 from a row decoder 11 is arranged horizontally, a bit line 13 is arranged vertically, and a transfer transistor Tr 1 and a capacitor C are inserted in series between this bit line 13 and a ground point. be done. The gate of the transistor Tr 1 is connected to the word line 12 and the row decoder 1
Transistor Tr 1 is turned on by the control signal of
The signal input to the bit line 13 is written into the capacitor C under OFF control. Alternatively, the signal may be read out from the capacitor C to the bit line 13. By the way, the dynamic RAM according to this invention
In this case, a transistor whose absolute value of threshold voltage is lower than the absolute value of the threshold voltage of other enhancement mode transistors in the same element is provided as the transfer transistor Tr 1 . To change the threshold voltage, for example, boron ion implantation may be used. According to such a configuration, the time required for reading and writing can be shortened without changing the element structure. Further, since only the transfer transistor has a low threshold voltage, the circuit operation does not become unstable. This basic principle will be explained in detail using FIGS. 2 and 3, taking reading of an N-channel MOS transistor as an example. Figure 2 shows the row decoder output from L to H.
3 is a diagram showing a temporal change in the voltage applied to the gate of the transfer transistor of one memory cell on the word line connected to the row decoder output from the time when the voltage changes stepwise. FIG. This gate voltage V(t)
is given by the following equation. Here, V DD is the voltage when the row decoder is H,
C is the capacitance of the word line, ρ is the membrane resistance of the word line, and A is a constant determined by the distance of a given memory cell from the row decoder and the shape of the word line. If the threshold voltage of the transfer transistor is V Tt , the time Δt from when the row decoder output changes from L to H until the memory contents start being read out to the bit line is given by the following equation from equation 1. , Δt=AρCln1/1−V Tt /V DD . The threshold voltage of a conventional transfer transistor is the same as the threshold voltage V T of other enhancement mode transistors in the device. Therefore, the time Δt 0 until the memory contents begin to be read out onto the bit line is Δt 0 =AρCln1/1−V T /V DD . In this invention, V Tt <V T is set. Therefore, when the relationship between Δt and V Tt is illustrated, it becomes a curve like the solid line 14 in FIG. By the way, in the conventional method of increasing the read speed, the signal transmission delay of the word line is reduced by setting the membrane resistance ρ of the word line small. Therefore, when the relationship between Δt and ρ is illustrated in FIG. 3, the change is shown by a broken line 15. As shown in FIG. 3, if the film resistance ρ of the word line is set small, the read time Δt can be shortened in proportion. However, if the threshold voltage V Tt of the transfer transistor is set small, the change in time Δt with respect to the change in threshold voltage is large in a linear manner as shown in the figure, so that the read time Δt can be further shortened. Moreover, while implementing this invention,
If the value is set to a small value, the read operation can be made even faster. For example, set the word line resistance to 1/m
If the threshold voltage of the transfer transistor is set to 1/n of that of other enhancement transistors, the time it takes to read the memory contents to the bit line is 1/m・ln (1-1/nV T /V DD )/ln(1-V T /V DD ). In the above explanation, reading of an N-channel type MOS transistor was used as an example, but it goes without saying that writing is also similar.
A similar explanation can be applied to MOS transistors. An example of the effects of this invention will be shown below. In dynamic RAM, when the power supply voltage is 5, the threshold voltage of all enhancement mode transistors is
In the case of an N-channel configuration at 1V, the access time was about 200ns. Therefore, by applying this invention, the threshold voltage of only the transfer transistor can be reduced.
When set to 0.5, the access time was approximately 150 ns and the read speed was improved. Additionally, the write time has been reduced by approximately 30ns. Note that the present invention is not limited to the embodiments described above, and may be applied to static RAM. That is, its configuration is as shown in FIG.
Bit lines 13, 13' are arranged vertically.
A transistor Tr 2 and a flip-flop 1 are connected between the bit line 13 and the bit line 13'.
6. Transistors Tr 2 ' are successively inserted. Further, the word line 12 is connected to the transistor Tr 2 ,
The gate of Tr 2 ' is connected, transistors Tr 2 and Tr 2 ' are on-off controlled by a control signal from row decoder 11, and signals from bit lines 13 and 13' are written into flip-flop 16 . Alternatively, the data may be read out from the flip-flop 16 . By the way, the static RAM according to this invention
In the above, the transfer transistor Tr 2 ,
As Tr 2 ', a transistor having a lower absolute value of threshold voltage than the absolute value of the threshold voltage of other enhancement type transistors in the same element is provided. With the above configuration, static
Also in RAM, read and write times can be shortened using the same principle as the dynamic RAM explained in the embodiment. An example of the effects of this invention will be shown under the same conditions as the examples. That is, if the power supply voltage is 5
In the case of an N-channel configuration with a threshold voltage of 1, the access time was about 150 ns. Therefore, by applying this invention and setting the desired voltage of only the transfer transistor to 0.5, the access time became approximately 110 ns, improving the read speed. Additionally, write time has been reduced by approximately 30ns. As described above, according to the present invention, it is possible to shorten read and write times without imposing any restrictions on the element structure, and to obtain a semiconductor memory device with stable circuit operation.
第1図はこの発明の一実施例に係る半導体記憶
装置を示す図、第2図、第3図はこの発明の原理
を説明するための特性図、第4図は他の実施例を
示す図である。
Tr1,Tr2,Tr2′…トランジスタ、C…コンデ
ンサ。
FIG. 1 is a diagram showing a semiconductor memory device according to an embodiment of the present invention, FIGS. 2 and 3 are characteristic diagrams for explaining the principle of the invention, and FIG. 4 is a diagram showing another embodiment. It is. Tr 1 , Tr 2 , Tr 2 '...Transistor, C...Capacitor.
Claims (1)
フロツプの各記憶ノードと一対のビツト線間にそ
れぞれ接続され、ワード線の電位で導通制御され
る一対の転送用トランジスタとを備えたスタテイ
ツク形の半導体記憶装置において、上記一対の転
送用トランジスタとして、チヤネル領域に不純物
をイオン注入することにより、しきい値電圧の絶
対値を同一素子中の他のエンハンスメント形トラ
ンジスタより低く設定したトランジスタを設け、
データの読み出しおよび書き込みに要する時間を
短くするように構成したことを特徴とする半導体
記憶装置。1. A static type semiconductor memory device comprising a storage flip-flop and a pair of transfer transistors each connected between each storage node of the flip-flop and a pair of bit lines and whose conduction is controlled by the potential of a word line. As the pair of transfer transistors, transistors are provided whose absolute value of threshold voltage is set lower than that of other enhancement type transistors in the same element by ion-implanting impurities into the channel region,
A semiconductor memory device characterized in that it is configured to shorten the time required to read and write data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55159269A JPS5782289A (en) | 1980-11-12 | 1980-11-12 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55159269A JPS5782289A (en) | 1980-11-12 | 1980-11-12 | Semiconductor storage device |
Publications (2)
Publication Number | Publication Date |
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JPS5782289A JPS5782289A (en) | 1982-05-22 |
JPH038038B2 true JPH038038B2 (en) | 1991-02-05 |
Family
ID=15690074
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55159269A Granted JPS5782289A (en) | 1980-11-12 | 1980-11-12 | Semiconductor storage device |
Country Status (1)
Country | Link |
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JP (1) | JPS5782289A (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58108093A (en) * | 1981-12-21 | 1983-06-28 | Nippon Telegr & Teleph Corp <Ntt> | Memory cell |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5098750A (en) * | 1973-12-26 | 1975-08-06 | ||
JPS5429553A (en) * | 1977-08-10 | 1979-03-05 | Hitachi Ltd | Mis type semiconductor integrated circuit device |
JPS5460873A (en) * | 1977-10-24 | 1979-05-16 | Nec Corp | Semiconductor integrated circuit device |
JPS5548894A (en) * | 1978-09-29 | 1980-04-08 | Nec Corp | Memory circuit |
-
1980
- 1980-11-12 JP JP55159269A patent/JPS5782289A/en active Granted
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---|---|---|---|---|
JPS5098750A (en) * | 1973-12-26 | 1975-08-06 | ||
JPS5429553A (en) * | 1977-08-10 | 1979-03-05 | Hitachi Ltd | Mis type semiconductor integrated circuit device |
JPS5460873A (en) * | 1977-10-24 | 1979-05-16 | Nec Corp | Semiconductor integrated circuit device |
JPS5548894A (en) * | 1978-09-29 | 1980-04-08 | Nec Corp | Memory circuit |
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JPS5782289A (en) | 1982-05-22 |
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