JPH03500116A - 制限されたジッタを有するディジタルフェーズロックドループ - Google Patents

制限されたジッタを有するディジタルフェーズロックドループ

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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 制限されたジッタを有するディジタル フェーズロックドル−プ 〔発明の背景〕 この発明は、フェーズロックドループ、より詳しくは広いダイナミックレンジで 作動でき、がっ、規定の限界内に制限されたジッタ性能を有するフェーズロック ドループに関する。
ディジタル通信では、低速度信号がら高速度クロック信号を発生させることが頻 繁にめられる。そうしたクロック信号は、一般に、広範なダイナミックレンジの 周波数について発生される必要があり、適切なデータ伝送、クロック回復および 同期を保証するためにできる限りジッタのないものでなければならない。ディジ タルフェーズロックドループは、低速度クロックから安定した高速度クロック信 号を発生させるために最もよく使用される。
ディジタルフェーズロックドループ（Ｄ　Ｐ　Ｌ　Ｌ）では、ディジタル電圧制 御発振器（Ｄ　Ｖ　ＣＯ）は、超高速システムクロックから、入力制御信号によ って決定される周波数を持つ出力クロック信号を作る。この制御信号は、入力ク ロックの周波数／位相と、周波数を整数Ｐで割られたＤＶＣＯ出力クロックに等 しい帰還信号とを比較することによって得られる。フィードバックループの性質 として、ＤＶＣＯの出力周波数は、入力クロック周波数のＰ倍に駆動され、それ により入力クロックに希望の周波数の乗算を付与する。不都合なことに、ＤＶＣ Ｏの周波数は、反復比較が、入力および帰還信号を同期させるためにＤＶＣＯ周 波数が増減される必要があると決定するので、希望の周波数の上下に離散的に揺 れる。従って、ＤＶＣＯの出力は、同一周波数で作動する理想信号に関して何ら かのジッタを特徴的に呈する信号である。低レベルでジッタを維持する先行技術 のディジタルフェーズロックドループは、一般に、複雑な具体化を要求する。
このような具体化は、低ジツタ性能を有するが、統計的な意味だけに制限されて いる。さらに、これらの先行技術のフェーズロックドループは、回路が希望の低 ジツタ性能となるような限定された周波数のダイナミックレンジを持っている。
従って、周波数の広いダイナミックレンジで作動でき、かつ、規定のジッダ要求 条件を有する単純なフェーズロックドループは、安定したクロック信号がめられ る多くのディジタル用途にとって望ましい。
〔発明の要約〕
この発明のフェーズロックドループは、先験的に規定値以下であると知られてい るジッタ性能を有する。さらに、このフェーズロックドループは、回路のパラメ ータによっても決定される周波数のダイナミックレンジで作動できる。この発明 に従えば、フィードバックループは、希望の出力周波数でクロック信号を発生さ せる電圧制御発振器のための制御信号を発生させるためにともに使用される周波 数窓比較器および位相窓比較器を含む。詳細には、周波数窓比較器は、電圧制御 発振器の周波数が遅すぎないか、速すぎないか、正しい周波数であるかを決定し 、位相窓比較器は、ｖＣＯの位相がその理想出力より進んでいるか、その理想出 力に遅れているか、その理想出力の規定の位相境界の範囲内にあるかどうかを決 定する。周波数窓比較器および位相窓比較器に従って、ｖＣＯの周波数は、上下 にｍ整され、または一定に保たれる。
この明細書に説明する発明の実施態様は、超短波ｆｓシステムクロックから、入 力クロックの周波数ｆ　ｒｅｒのＰ倍に等しい周波数ｆ　ｖｃｏを有する希望の 出力クロック信号を合成するために累算器形ｖＣＯを組み入れた全ディジタルフ ェーズロックドループである。ｖＣＯは、ディジタル加算器、入力にレジスタお よびラッチ／位相レジスタを含み、このうち後者は、値ｋにより決定される周波 数で、また、ラッチ／位相レジスタ内の値による各　゛入力クロックパルスで表 される位相で出力クロックを発生させる。周波数窓比較器は、ｖＣＯが適切な周 波数で作動している時にｆ　ｒｅｒがＰに等しい、各入力クロックパルス間に生 じる出力クロックパルスｆ　ｖｃｏの数を計数する。従って、各入力クロックパ ルス間に計数されたパルス数は、出力クロックが遅すぎないか、速すぎないか、 希望の周波数であるかを指示する。同様に、各入力クロックパルスで、位相窓比 較器は、位相レジスタを調べ、そこに格納された値にもとづいて発振器が進んで いる、遅れている、または、規定の位相窓の範囲内にあるかどうかを決定する。
計数されたパルス数がＰに満たないことを比較が示した場合、出力周波数が遅す ぎるのであり、ＤＶＣＯのにレジスタが増分される。計数されたパルス数がＰよ り大きいことを比較が示した場合、出力周波数が速すぎるのであり、ＤｖＣＯの にレジスタが減分される。周波数ロックが得られると、位相比較は継続され、ｋ は出力信号が規定の位相窓内に置かれるまで「微調整コされる。
〔図面の簡単な説明〕
第１図は先行技術のディジタルフェーズロックドループのブロック図、 ５ｉ４２図はこの発明に従ったディジタルフェーズロックドループのブロック図 、 第３図は第２図のフ二一ズ口ックドルーブに使用される累算８形電圧制御発振器 の図、 第４図は個々の数値例についての第３図のｖｃＯの出力を示すタイミング図、 第５図は個々の数値例についての進み、遅れ、および、許容位相窓を示す図、 第６図は第２図のフェーズロックドループに組み込まれる周波数窓比較器の図、 第７図は第２図のフェーズロックドループに組み込まれる位相窓比較器の図、 第８Ａ図は第２図のフェーズロックドループに組み込まれるに制御器の図、 第８Ｂ図は第８Ａ図のに＠部器に組み込まれる逐次的近似レジスタのレジスタを 逐次的に調整するために使用されるアルゴリズムを示す図である。
〔発明の詳細な説明〕
第１図の先行技術のディジタルフェーズロックドループのブロック図について説 明する。ディジタル電圧制御発振器１０１は、制御エラー信号に応答して、周波 数ｆｓの高周波システムクロックから周波数ｆ　ｖｃｏの出力クロックを合成す る。エラー信号は、周波数および位相について、出力クロック信号が周波数をＰ 除算回路１０２によって除算された後、周波数ｆ　ｒｅｆ’の入力クロック、信 号を出力クロック信号と比較することによって得られる。位相／周波数比較器１ ０３は、ローパスフィルタ１０４によってろ波される時に、エラーを低減するた めにｖＣｏｌｏｌの周波数を制御するエラー信号を作成するためにそれらの２の 信号を比較する。ロック時に、位相／周波数比較器１０３は以下のように収束す る。
ｆｖｃｏ　−Ｐ　ｆｒｅｔ　（１） ＶＣＯの周波数がその入力信号に応答して上下に調整されるので、出力信号のパ ルスの立上がりは、希望の周波数Ｐ　ｆ　ｒｅｒを正確に有する理想信号の対応 する立上がりからのジッタを示す。このようなジッタは、Ｐ　ｆ　ｒｅｆの理想 信号からのパルスの立上がりの最大偏差として定義され（時間またはパルスの分 数として表される）、累算され、たぶん１００％または等しく１パルスの不一致 に違し、データ伝送に関係する同期およびエラーの問題を生じることになる。
第２図について説明する。この発明のフェーズロックドループは、ジッタが規定 の限界内に制限される、Ｐ　ｆ　ｒｅｒに等しい周波数ｆ　ｖｃｏの出力クロッ ク信号を発生する。以下に詳細に説明する、累算器形ディジタル電圧制御発振器 （ＶＣＯ）２０１は、立上がり検出器２０６によって入力クロックの立上がり区 間と合成される短パルスの列に応答して、周波数ｆｓでリード２０２の高速人力 クロックから周波数ｆ　ｖｃｏで出力クロックを合成する。従って、Ｆ’ｒｅｆ と指示されるこのパルス列は、リード２０５の入力クロック信号と同じ周波数ｆ 　ｒｅｆを有する。後に説明するように、ＶＣＯ２０１の周波数ｆ　ｖｃｏは、 リード２０９の入力ｋによって直接制御できる。
以下の第３図の説明に関係して、ＶＣＯ２０１の周波数は、ｆｒｅｒと、ＶＣＯ 内のラッチのビット位置の数Ｎと、Ｎの並列リード２０９の入力にの値との関数 であると示される。ＶＣＯ２０１は、前記のＮビットラッチ／位相レジスタおよ び、これに記憶された各瞬間に出力クロック信号の位相を表すディジタル値を含 む。出力クロック信号自体は、ラッチ／位相レジスタの最初の最上位ビット（Ｍ ＳＢ）位置の時間変化する１およびＯから生成される信号であると指摘される。
従って、ｖＣ０２０１の周波数ｆ　ｖｃｏの出力クロックは、リード２０９の入 力ｋによって直接制御できる。
以下の第３図の説明に関係して、ＶＣＯ２０１の周波数は、ｆｒｅｆと、ＶＣＯ 内のラッチのビット位置の数Ｎと、Ｎの並列リード２０９の入力にの値との関数 であると示される。ＶＣＯ２０１は、前記のＮビットラッチ／位置レジスタおよ び、これに記憶された各瞬間に出力クロック信号の位相を表すディジタル値を含 む。出力クロック信号自体は、ラッチ／位相レジスタの最初の最上位ビット（Ｍ ＳＢ）位置の時間変化する１およびＯから生成される信号であると指摘される。
従って、ｆ　ｖｃｏの出力クロックは、リード２０３に、ＶＣＯ２０１の出力リ ード２０４のＮビット出力φ（１）の最初のＭＳＢ出力リードとして示される。
以下に説明するように、前述のように、各人カクロツクパルスの立上がりに一致 する信号Ｆ’ｒｅｆの各パルスは、ＶＣＯ２０１をリセットし、周波数窓比較器 ２０８および位相窓比較器２１０による比較をトリガする。周波数窓比較器２０ ８への入力は、ＶＣＯ２０１の最初のＭＳＢ出力リードのｆ　ｖｃｏの出力クロ ックであり、Ｐレジスタ２１１に記憶された場合のＰである。周波数窓比較器２ ０８は、基本的に、周波数ｆ　ｖｃｏを因数Ｐで割り、ｆ　ｖｃｏ　／　Ｐが理 想周波数よりも高いか、低いかまたは、等しいかを決定する。特に、周波数窓比 較器２０８は、各Ｆ’ｒｅｒ間のｆ　ｖｃｏパルス数を計数する。ｖＣＯ２０】 の周波数が正しく設定されていれば、正確にＰのパルスが計数される。しかし、 周波数ｆ　ｖｃｏが速すぎた場合、Ｐより多いパルスが計数され、高レベル出力 ２１２に周波数窓比較器２０８によってパルスが生成される。同様に、周波数ｆ 　ｖｅｏが遅すぎた場合、Ｐより少ないパルスが計数され、低レベル出力２１３ にパルスが生成される。正確にＰのパルスが計数されると、高レベル出力にも低 レベル出力にもパルスはいっさい生成されない。
位相比較も各パルスに応答して行われる。特に、ｎ並列リード２１４のφ（１） の最上位ｎビットによって表される、各Ｆ’ｖｅｒに応答して、ＶＣＯ２０１の Ｎビット位相出力φ（１）の量子化された部分が、位相窓比較器２１０によって 調べられる。これらのパラメータｎおよびＮは、出力クロックｆ　ｖｃｏの最大 ジッタを決定するために注目される。リード２１４に現れた位相が規定の窓の範 囲内にあれば、出力リード２１４または２１５いずれにもパルスはまったく生成 されない。しかし、リード２１４に示された位相が理想化された信号の位相より 進んでいる場合、進み出力２１５にパルスが生成される。
同様に、リード２１４に示された位相が理想化された信号の位相に遅れている場 合、遅れ出力２１６に遅れパルスが生成される。
第８Ａ図に関して説明するように、ｋ制御器２１７は、周波数比較器２０８から の低レベルまたは高レベル周波数パルスにそれぞれ応答して、ｆ　ｖｅｏを増減 するためにリード２９に新しいに値を発生させる。
以下に各図について説明する。前述のように、ＶＣＯ２０１は、整数にの値をシ ステムクロック入力の高周波数速度ｆｓでその値自体に逐次的に加算することに よってｖＣＯ出力が生成される、累算器形ｖＣＯである。このｖＣＯは、リード ２０９の１人力としてｋのＮビット表現を有するディジタル加算器３０１を含む 。リード２０２の各システムクロックパルスの立上がりに応答して、加算器３０ １の値は、リード３１０のラッチ３０２によつて加算器３０１の第２の入力にラ ッチされ、ｋｌ；加算される。ラッチ３０２はリード２０７の各Ｆ’ｒｅｆに応 答してクリアされる。従って、Ｆ’　ｒａｔに続くｎ番目のシステムクロックパ ルス後、ラッチ３０２の値は、（ｎ　Ｘ　ｋ）のモジユロ（２Ｎ）に等しい。ｖ ｃｏ出力は、ｖＣＯ出力周波数が以下の式で与えられるように、ラッチの出力の 最上位ビット（ＭＳＢ）によって与えられる。
ｆｖｃｏ＝に／２　ｆｓ　（２） 各瞬間にラッチ３０２に記憶されたＮビット値しはまた、以下の式に従うｖＣＯ 出力信号の位相φ（１）も表す。
φ（ｔ）　−Ｌ／２’　Ｘ３６０°　（３）従って、ラッチ３０２は、ｖＣＯ出 力の位相が決定できる位相レジスタとして働く。式（２）から、大きな集合の離 散的周波数がこの形式の累算器形ｖＣＯによって正確に生成できることが指摘で きる。
数値による例として、ｋ−３による４ビツト加算器に関して、表１は、Ｌの１６ 全部の可能な値について、位相レジスタに記憶された２進値および１０進値なら びにｖＣＯ出力の度数での位相を示す。第４図は、Ｎ−４の位相レジスタの１サ イクルから成る１６のｆｓパルスについてのｖＣＯ出力を図式で示す。表１およ び第４図から指摘できるように、１６のｆｓパルスサイクルにおけるｖＣＯ出力 には３の立上がり区間があり、この場合、ｖＣＯの周波数は、以下によって与え られる。
ｆｖｃｏ＝３／１６ｆｓ　（４） これによってＮ−４およびに−３の式（２）を検出する。
表１ ｖＣＯの用途の実用範囲では、ｆｖｃｏはｆｓよりも相当小さいので、ｖＣＯ自 体が、発生信号内で、ｆｓの理想波形をサンプリングすることによって量子化エ ラー（ノイズ）に相当する１よりも相当小さい固有ジッタｆｖｃｏ／ｆｓを発生 させる。　Ｐ　ｆ　ｒｅｒで希望のＶＣＯ周波数ｆ　ｖｅｏを発生させるために 、ラッチ３０２は、リード２０７の各Ｆ’ｒｅｒパルスに応答してリセットされ る。さらに、前述のように、ＶＣＯ，は、各Ｆ’ｒｅｒパルス間のＶＣＯ出力の Ｐパルスに正確に導くに値を探索するために、周波数窓比較器２０８およびに制 御器２１７（第２図）と共同して作動する。ｆ　ｒｅｆ’およびｆｓの所与の値 について、累算器３０１のビット数Ｎが以下の不等式を満足させる場合、Ｆ’ｖ ｅｒパルスの流れの単一サイクルにおいて（ｐ＋１／２）より小さく、かつ、（ Ｐ−１／２）より大きいｖＣＯクロック周期に導く、１個以上の整数ｋを見出す ことができる。
Ｎ＞ｌｏｇ２　（ｆｓ／ｆｒｅｆ）　（５）式（５）において、速度ｆ　ｒｅｆ をパラメータとして、ビット数Ｎを変数としてみなす代わりに、Ｎをパラメータ として、速度ｆ　ｖｅｒ’を変数としてみなすことができる。
従って、所与のＮビット幅の累算器のｆ　ｒｅｆは以下のように制限されなけれ ばならない。
ｆｒｅｆ’　＞ｆｓ　／２　（６） これは、等式では、合成できる最小周波数になる。
累算器３０１の幅Ｎおよび入力クロック速度ｆ　ｒｅｒの前記の限界は、発生信 号が、平均で、ジッダの土５０％の余裕内の希望の周波数を有することを保証す る。
ｖＣＯ出力のいずれかの転換は、周波数の所与のダイナミックレンジについて、 Ｆ’　ｒｅｆクロックの転換時にのみ生じるので、ジッタの上限ｊは、同一周波 数で作動するｖＣＯ出力と理想波形との間の時間の最大偏差であり、累算器形ｖ ＣＯの量子制限を表す固有限界に／”ｌより小さくさせることができる。同じく 、ジッダの所与の上限について、ディジタルフェーズロックドループ配列は、以 下の不等式によって規定されるダイナミックレンジについての周波数を発生でき るだけである。
ｆｖｃｏ　＜　ｊ　ｆｓ　（７） 従って、ジッタに関する要求が強まれば強まるほど、このような配列によって発 生できると同時に規定の１００×ｊ％のジッタ制限を満足させる最大周波数は低 くなる。
ジッタイに課せられる最低許容制限ｊ　１１１ｎの表現は、式（５）によって導 くことができ、これは希望の平均周波数Ｐ　ｆ　ｒｅｒを持つｖＣＯ出力の存在 を保証する。
ｊ　＞　ｊ　ｗｉｎ　（８Ａ） ｊｍｌｎ　％　（ｆｓ　／２”　）　・（１／ｆｒｅｆ　）　（８Ｂ）従って、 １００×ｊ％未満のジッタをもって発生できる周波数ｆ　ＶｅＯの下限は以下の 式によって与えられる。
ｆｖｃｏ　＞　ｆｓ　／　ｊ　２Ｎ＋１（９）式（８）および（９）の組合せは 、ｖＣＯが、以下の周波数のダイナミックレンジについて、ｊ＞３１ｎを満足さ せる規定の限界ｊより小さいジッタを持つ信号を発生できることを示す。
Ｎ＋１ ｆｓ／ｊ２　＜ｆｖｅｏ＜ｊｆｓ　（１０）前述のように、希望の平均周波数Ｐ 　ｆ　ｒｅｒを有する信号をｖＣＯが発生できるためには、各Ｆ’ｒｅｆ’パル ス間にＰのｖＣＯ出力クロックパルスがなければならない。
以下に述べるように、周波数窓比較器２０８（第２図）は、各Ｆ　’　ｖｅｒパ ルス間にＰより多いパルスが計数された場合はｖＣＯの周波数が速すぎることを 指示し、Ｐより少ないパルスが計数された場合はｖＣＯの周波数が遅すぎること を指示する、ダウンカウンタ・制御論理を含む。従って、Ｆ’　ｒｅｆパルス直 前のダウンカウンタの値は、Ｆ’ｖｅｒクロックの１周期における累算器ラッチ （第３図）のあぶれの数であり、ｖＣＯ出力信号の位相（モジュロ２π）は同時 に位相レジスタの値によって与えられる。
ダウンカウンタの出力がきっかり０に等しい場合にのみ、ＶＣＯは正しい平均周 波数Ｐ　ｆ　ｒｅｒを持つことができる。このｖＣＯ出力のジッタの決定は、Ｆ ’　ｖｅｒパルス時の位相レジスタの値から得られる。ｖｃｏ出力周波数が平均 してＰ　ｆ　ｒｅｒに等しい場合、ジッタの上限の評価は、位相レジスタ／ラッ チ３０２がリセットされる時に、各Ｆ’ｖｅｒパルス時に高−低転換によるその 周波数での理想波形からのｖＣｏ出力信号の絶対最大偏差によって与えられる。
リセットされる各時点で位相レジスタ／ラッチ３０２に規定の値を受け取らせる ことによって、ジッタに関する規定の要求条件を満足させるｖＣＯ出力が生成さ れる。
詳細には、位相レジスタ／ラッチ３０２の最上位ｎビットだけを調べ、これらの ビットがすべて等しいものであることを要求することにより、ジッタに関するｊ −１／２ｎの上限が得られる。位相レジスタの最上位ｎビットがすべてＯに等し い場合、累算器出力の値は２Ｎ−ｎよりも小さく、パルスの１７２ｎの最大位相 進みに一致する。
位相レジスタの最上位ｎビットがすべて１に等しい場合、累算器出力の値は２Ｎ −ｎよりも大きく、パルスの１／２°の最小位相遅れに一致する。その結果、Ｆ ’ｖｅｒパルス信号の１周期におけるＶＣＯ出力信号のきっかりＰのパルスがあ る場合、ｖＣＯ出力のジッタは、発生信号の立上がりが各Ｆ’ｖｅｒパルス時に 位相窓の範囲内にある場合、１／２ｎ未満に保証される。
第５図について説明する。ｖＣＯ出力の最上位４ビツトが調べられる（ｎ−４） 位相窓は、１００／２’％または６．２５％の最大ジッタに相当する±２２．５ ＠の間にあることが示される。一般に、位相窓Ｗは、以下によって与えられる。
Ｗ−１／２　Ｘ３６０”　（１１） これは以下の制限ジッタに相当する。
１００／２ｎ　％　（１２） 以下に説明するように、周波数窓比較器２０８（第２図）が希望の周波数Ｐ　ｆ 　ｒｅｒが得られたと決定すると、位相窓比較器２１０は、各Ｆ’ｒｅｆパルス の瞬間にＶＣ０２０１（７）位相レジスタ／ラッチ３０２（第２図）の最上位ｎ ビットから、ｖＣＯ出力出力相位相進み、遅れまたは許容位相角の範囲にあるか どうかを決定し、ＶＣＯ出力の位相が許容位相窓（−Ｗ、　＋Ｗ）の範囲にある ようにｋを“微調整２する。
周波数窓比較器２０８の論理回路は第６図によって説明する。周波数窓比較器２ ０８は、ダウンＤＮ入力に入力された周波数ｆ　ｖｃｏパルスの各クロックパル スの立上がりに応答して、その記憶された計数を１ずつ減らす、ダウンカウンタ ６０１を有する。ロードＬＤ入力に適用された各Ｆ’ｒｅｆパルスに応答して、 Ｐレジスタ２１１に記憶された整数Ｐは、二〇カウンタにロードされる。
前述のように、ｆ　ｖｃｏが正しい周波数Ｐ　ｆ　ｒｅｆであれば、きっかりＰ のクロックパルスが、次のＦ’ｖｅｒパルスが計数をＰにリセットする前に、ダ ウンカウンタ６０１に入力される。このようにして、次のＦ’ｖｅｒパルスの直 前にダウンカウンタ６０１の計数は正確にＯになる。しかし、ｆ　ｖｃｏが高す ぎると、Ｐよりも多いクロックパルスがダウンカウンタ６０１に入力され、その 計数は０よりも小さくなる。他方、ｆ　ｖｃｏが低すぎると、Ｐよりも少ないク ロックパルスがダウンカウンタ６０１に入力され、その計数は０よりも大きくな る。
Ｍ出カリ−ドロ０２に２進形で表現されるダウンカウンタ６０１の計数は、ＯＲ ゲート６０３に入力される。
計数の最初の最上位ビット（ＭＳＢ）は、記憶された計数の符号を指示し、符号 変換器６０４に入力サレ、。
ＯＲゲート６０３の出力、ダウンカウンタ６０１の最初の最上位ビット出力およ びＦ’ｒｅｒクロックはＡＮＤゲート６０５によってゲートされ、ＯＲゲート６ ０３の出力、符号変換器６０４の出力およびＦ’ｒｅｒクロックはＡＮＤゲート ６０６によってゲートされる。Ｆ’ｖｅｒパルス時にダウンカウンタ６０１の計 数が０である場合、ＯＲゲート６０３の出力は論理値０であり、Ｆ’ｖｅｒパル スがＡＮＤゲート６０５または６０６いずれかの出力に転送されるのを防ぐ。し かし、計数が０より大きい場合、ＯＲゲート６０３の出力は論理値１であり、最 初の最上位符号ビットは０であり、ＡＮＤゲートの出力は論理値０のままである 。しかし、Ｆ’　ｒｅｆパルスは、その他の入力が論理値１であるので、ＡＮＤ ゲート６０６によってゲートされる。従って、パルスが周波数窓比較器２０８の 低レベル出力２１３に現れ、ｖＣＯの周波数が低すぎることを指示する。以下に 説明するように、このパルスは、これに応答して周波数ｆ　ｖｃｏを高めるよう にｖＣＯの入力ｋを調整するに制御器２１７（第２図）に入力される。同様に、 Ｆ’　ｖｅｒパルスの瞬間にダウンカウンタ６０１の計数がＯより小さい場合、 最初の最上位符号ビットは１であり、Ｆ’　ｒｅｆパルスは、周波数ｆ　ｖｃｏ を低下させるためにに制御器２１７にに値を調整させる周波数窓比較器２０８の 高レベル出力２１２へのＡＮＤゲート６０５によってゲートされる。
位相窓比較器２１４の論理回路は第７図に例示する。
前述のように、位相窓比較器２１４は、位相が規定の位相窓の範囲内にあるかど うかを決定するために各Ｆ’ｒｅｒパルスの瞬間のＶＣＯ２０１出力の位相を調 べる。さらに前述のように、φ（１）のＮビットのうちの最上位ｎビット（ＭＳ Ｂ）だけが、許容位相窓か不許容であるかを決定し、ｖＣＯ出力の最大ジッダを 制限するために使用される。説明の通り、ｖＣＯ出力の位相は、各Ｆ′ｒｅｆパ ルスの瞬間にφ（１）の最上位ｎビットがすべて０または１のいずれかである場 合に許容位相窓の範囲内にある。第７図について説明すれば、φ（１）の最上位 ｎビットは、ＮＯＲゲート７０１およびＡＮＤゲート７０２に入力される。これ らのゲート７０１および７０２の出力は、両方とも、ＮＯＲゲート７０３に接続 されている。ＮＯＲゲート７０３の出力は、ＡＮＤゲー−）７０４およびＡＮＤ ゲート７０５の両方に接続されている。ＡＮＤゲート７０４には、Ｆ’ｖｅｒク ロックおよび、φ（１）の符号を示すφ（１）の最初の最上位ビットも入力され ている。ＡＮＤゲート７０５も、入力として、Ｆ’ｖｅｒクロックおよび、符号 変換器７０６を経て反転されたφ（１）の最初の最上位ビットを持っている。
φ（１）の最上位ｎビットがすべて０または１である場合、位相が許容窓の範囲 内にあることを示し、ＮＯＲゲート７０３の出力は論理値０であり、Ｆ’ｅｒ（ ’が、位相窓比較器２１０の進み出力２１５または遅れ出力２１６のいずれかに 、ＡＮＤゲート７０４およびＡＮＤゲート７０５によってゲートされることを防 ぐ。位相が進んでいるかまたは遅れている場合、ＮＯＲゲート７０３の出力は論 理値１である。進んでいる場合（第５図参照）、φ（１）の最初の最上位ビット はＯであり、符号変換器７０６の出力の論理値１およびＮＯＲゲート７０３の出 力の論理値１は、Ｆ’ｒｅｆを、進み出力２１５のＡＮＤゲート７０５の出力に ゲートさせる。同様に、位相が遅れている場合、φ（１）の最初の最上位ビット は１であり、ＮＯＲゲート７０３の出力の論理値１と組み合わされると、Ｆ”　 ｒｅｆ’を、遅れ出力２１６のＡＮＤゲート７０４の出力にゲートさせる。従っ て、各Ｆ’ｒｅｆパルスの瞬間に、ＶＣＯ２０１の出力の位相が、最上位ｎビッ トによって量子化された通り、それぞれ、進んでいるまたは遅れている場合、位 相窓比較器２１４の進み出力２１５または遅れ出力２１６のいずれかにパルスが ゲートされる。しかし、量子化された位相が規定の許容度窓の範囲内にあれば、 どちらの出力にもパルスはまりたく現れない。
ｋ制御器２１７はＮ８Ａ図に例示する。ｋ制御器２１７への入力は、周波数窓比 較器２０８の高レベル出力２１２および低レベル出力２１３ならびに位相窓比較 器２１４の進み出力２１５または遅れ出力２１６である。
遅れ出力２１６は、符号変換器８０２によって反転された高レベル出力２１２と ともに、ＡＮＤゲート８０１に接続されている。ＡＮＤゲート８０１の出力およ び低レベル出力は、ＯＲゲート８０３に接続されている。進み出力２１５は、符 号変換器８０５によって反転された低レベル出力２１３とともに、ＡＮＤゲート ８０６に接続されている。ＡＮＤゲート８０４の出力および高レベル出力２１２ はＯＲゲート８０６に接続されている。
周波数窓比較器２０８がその高レベル出力２１２または低レベル出力２１３にそ れぞれパルスを発生させると、このパルスは、ｖＣＯの周波数ｆ　ｖｃｏが速す ぎるまたは遅すぎることを指示するために、それぞれ、高速出力８０９または低 速出力８０８に、ＯＲゲート８０６またはＯＲゲート８０３のいずれかによって ゲートされる。
高速出力８０９は、以下に説明するような入力パルスに応答して、そのＮ出力リ ード２０９のに値を低減し、前述のように、周波数ｆ　ｖｅｏを低下させる、逐 次的近似レジスタ（ＳＡＲ）８０７のダウン入力に接続されている。
同様に、低速出力８０８は、そうした入力パルスに応答して、ｋ値を増加させ、 周波数ｆ　ｖｃｏを高める、５ＡＲ８０７のアップ入力に接続されている。
各Ｆ’ｒｅ！’パルスの瞬間に、ｋは、周波数窓比較器２０８の高レベル出力２ １２および低レベル出力２１３のいずれかにパルスが現れている限り、上下に調 整される。高レベル出力２１２のパルスは、符号変換器８０２およびＡＮＤゲー ト８０１によって、位相窓比較器２１４の遅れ出力２１６の同時パルスが５ＡＲ ８０７のアップ入力に現れることを防ぐ。他方、低レベル出力のパルスは、符号 変換器８０５およびＡＮＤゲート８０４によって、進み出力２１５の同時パルス が５ＡＲ８０７のダウン入力に現れることを防ぐ。このようにして、周波数窓比 較器２０８の高レベル出力２１２または低レベル出力２１３いずれかのパルスが 、５ＡＲ８０７の調整を支配する。周波数ロックが得られ、各Ｆ’ｒｅｆパルス の瞬間に、高レベル出力２１２にも低レベル出力２１３にもパルスが生じない場 合、位相の“微調整°が位相窓比較器２１４の進み出力２１５および遅れ出力２ １６に応答して生じる。従って、遅れ出力のパルスは、周波数ｆ　ｖｃｏを高め るために、ＡＮＤゲート８０１およびＯＲゲート８０３を経て低速出力８０８に ゲートされ、５ＡＲ８０７のアップ入力に入力される。同様に、進み出力のパル スは、周波数ｆ　ｖｃｏを低下させるために、ＡＮＤゲート８０４およびＯＲゲ ート８０６を経て高速出力にゲートされ、ＳＡＲｇＱ７のダウン入力に入力され る。
５ＡＲ８０７は、そのアップ入力またはダウン入力の各パルスに応答して、１度 に１ビツトずつレジスタを逐次的に調整する標準の公知の回路である。特に、５ ＡＲ８０７は、そのレジスタに記憶された通り、周波数および位相ロックについ て出力ｋを変化させるので、第８Ｂ図に例示するアルゴリズムを使用する。ダウ ン入力にパルスが現れ、ｆ　ｖｃｏすなわちｋが高すぎることを指示した場合、 現在のビットは０に強制され、ＳＡＲが次の隣接する低位ビットに進むと、レジ スタのすべての低位ビットは０に強制される。または、アップ入力にパルスが現 れ、ｆ　ｖｃｏすなわちｋが低すぎることを指示した場合、現在のビットは１に 強制され、ＳＡＲが次の隣接する低位ビットに進むと、すべての低位ビットはや はり０に強制される。ＳＡＲの最終ビットが設定されると、ＳＡＲはレジスタの 最初の最上位ビットに移り、アップ入力またはダウン入力のいずれにもパルスが 現れなくなるまで各ビットを設定し続ける。周波数ｆ　ｒｅｒの外部変化がまっ たくないと仮定すれば、５ＡＲ８０７によってＮステップに等しいまたはこれに 満たないステップでロックが得られる。
数値による例として、この発明を使用するフェーズロックドループは、２４ビツ ト累算器（Ｎ−２４）および２５ＭＨｚのシステムクロックｆｓを用いて％１０ Ｈ２から１．５６２５ＭＨｚの任意の信号を発生させるために実施できる。位相 窓比較器８ヒｖＣＯ出力のｎ＝４の最上位ビットを選択することにより、ジッタ は６．２５％に制限される。
ディジタルフェーズロックドループのディジタル電圧制御発振器に関して説明し たが、この発明の原理は、アナログまたはディジタルフェーズロックドループの アナログ電圧制御発振器によっても容易に使用できよう。
前記の実施態様はこの発明の原理を例示するものである。他の実施態様も、この 発明の精神および範囲を逸脱することなく当業者によって発明できよう。
ＦＩＧ、２ ＦＩＧ、３ ＦＩＧ、５ ＦＩＧ、６ ＦＩＧ、ＢＡ ＦＩＧ、ＢＢ 補正書の翻訳文提出書（特許法第１８４条の８）特許庁長官　吉　１）文　毅　 殿 １、　国際出願の表示 ＰＣＴ／ＵＳ　８ｇ／Ｃ１’３８４９ ２、発明の名称 制限されたジッタを６するディジタルフェーズロックドループ３、特許出願人 住　所　アメリカ合衆国ニューシャーシー州、リビングストン、ウェスト、マウ ント、ブレザント、アベニニ、２９０名　称　ベル、コミユニケーションズ、リ サーチ、インコーホレーテッド、・５、　補正書の提出年月日 １９８９年　１２月　６　日 ６、　添付書類の目録 （１）　補正書の翻訳文　１　通 （１）　明細書第３頁第２３行〜第４頁第２行の「周波数窓比較器は、・・・計 数する。」を、「周波波窓比較器は、ｖＣＯが適切な周波数で作動している時に 、Ｐに等しい、各人力クロックパルス’　ｒｅｒ間に生じる出力クロツクパルス ｆ　の数を計数する。」に訂正する。
Ｃ０ （２）　同、第１５頁第７行の「累算器出力の値は２ゝ−０よりも大きく、」を 「累算器出力の値は２ゝ−２ト０よりも大きく、」に訂正する。
（３）請求の範囲を特徴する 請求の範囲 １、　入力クロック信号の周波数の整数倍に等しい周波数を有する出力クロック 信号を発生するフェーズロックドループであって、 制御信号によって決定される周波数の出力クロック信号を発生するための電圧制 御発振器（Ｖ　ＣＯ）と、入力クロック信号パルスに応答して出力クロック信号 の周波数を入力クロック信号の周波数の整数倍と比較し、出力クロック信号の周 波数が入力クロック信号の周波数の整数倍よりも高いか、低いが、または、それ に等しいかを指示する出力を発生するための周波数窓比較装置と、入力クロック 信号パルスに応答して規定の基準角に関に関する出力クロック信号の位相角が規 定の許容度の窓よりも進んでいるか、遅れているが、または、その範囲内にある かを指示する出力を発生するための位相窓比較装置と、 出力クロック信号と入力クロック信号との位相差を、各位相比較の後に入力クロ ックパルスに応答して０＠に設定するための装置と、 前記周波数窓比較装置の出力が出力クロック信号の周波数が入力クロック信号の 周波数の整数倍よりも高いがまたは低いことを指示した場合、または、前記位相 窓比較装置の出力が出力クロック信号の位相が進んでいるかまたは遅れているこ とを指示した場合に、前記制御信号を変化させ、また、前記周波数窓比較装置の 出力が出力クロック信号の周波数が入力クロック信号の周波数の整数倍に等しく 、かつ、前記位相窓比較装置の出力が出力クロック信号の位相が前記の規定の許 容度の窓の範囲内にあることを指示した場合に、前記制御信号を維持するための 制御装置とを有し、 出力クロック信号のジッタが前記の規定の許容度の窓によって決定される値の範 囲内に限定される、フェーズロックドループ。
２、　請求項１記載のフェーズロックドループであって、前記ｖＣＯがディジタ ルｖＣＯであるフェーズロックドループ。
３、　請求項２記載のフェーズロックドループであって、前記ディジタルｖＣＯ が、その周波数が可変ディジタル入力の値によって決定される、累算器形ｖＣＯ であるフェーズロックドループ。
４、　請求項３記載のフ二一ズロックドルーブであって、前記制御装置が、前記 周波数窓比較装置および前記位相窓比較装置の出力に従って、前記累算器形ｖＣ Ｏへの前記ディジタル入力の値を上下に変化させる、または、その値を維持する ための装置を有する、フェーズロックドループ。
５、　請求項４記載のフ二一ズ口ックドルーブであって、前記ｖＣＯへの前記デ ィジタル入力の値を変化させるための前記装置が、前記ｖｃｏの周波数が増加さ れなければならないか、低下されなければならないが、または、一定に保たれな けばならないかを前記周波数窓比較装置および前記位相窓比較装置の出力にもと づいて決定するための装置と、前記ｖｃｏへの前記ディジタル入力の値を増加、 減少または一定に維持するための前記決定装置に応答する逐次的近似レジスタと を有する、フェーズロックドループ。
６、請求項２記載のフェーズロックドループであって、さらに、前記整数倍を記 憶するための記憶装置を含み、また、前記周波数窓比較装置が、各入力クロック パルス間の出力クロックパルス数を計数するための装置と、記憶された整数倍を 超えるパルスが計数された場合に出力クロック信号の周波数が高すぎることを指 示するための装置と、記憶された数に満たないパルスが計数された場合に出力ク ロック信号の周波数が低すぎることを指示するための装置とを有する、フェーズ ロックドループ。
７、　請求項２記載のフ二一ズロックドルーブであって、出力クロック信号の位 相がＮビットディジタルワードによってディジタルで表現されるものであり、前 記位相窓比較装置が前記Ｎビットディジタルワードの最上位ｎビットだけに応答 するものであり、前記位相窓比較装ばが、前記ｎビットがすべて１であるか０で あるかのいずれかの場合に出力クロック信号の位相が許容度の窓範囲内にあるこ とを、ｎビットの符号ビットが負位相であると指示した場合に位相が遅れている ことを、ｎビットの符号ビットが正位相であると指示した場合に位相が進んでい ることを決定し指示するための装置を有する、フェーズロックドループ。
８、　入力クロック信号の周波数の整数倍に等しい周波数を有する出力クロック 信号を発生するフェーズロックドループにおいて、出力クロック信号のジッダを 制限された限界の範囲内に維持するための回路が、入力クロック信号パルスに応 答して出力クロック信号の周波数を入力り口・ツク信号の周波数の整数倍と比較 し、出力クロック信号の周波数が入力クロック信号の周波数の整数倍よりも高い か、低いか、または、それに等しいかを指示する出力を発生するための周波数窓 比較装置と、人力クロック信号パルスに応答して規定の基準角に関して出力クロ ック信号の位相角を比較し、規定の基準角に関する出力クロック信号の位相角が 、窓の限界値はジッタの限定された限界値によって決定される規定の許容度の窓 よりも進んでいるか、遅れているか、または、その範囲内にあるかを指示する出 力を発生するための位相窓比較装置と、 出力クロック信号と入力クロック信号との位相差を、各位相比較の後に入力クロ ックパルスに応答して０・に設定するための装置と、 前記周波数窓比較装置の出力が出力クロック信号の周波数が入力クロック信号の 周波数の整数倍よりも高いかまたは低いことを指示した場合、または、前記位相 窓比較装置の出力が出力クロック信号の位相が進んでいるかまたは遅れているこ とを指示した場合にだけ、出力クロック信号の周波数を調整し、また、前記周波 数窓比較装置の出力が出力クロック信号の周波数が入力クロック信号の周波数の 整数倍に等しく、かつ、前記位相窓比較装置の出力が出力クロック信号の位相が 前記の規定の許容度の窓の範囲内にあることを指示した場合に、前記制御信号を 維持するための制御装置とを有する回路。
９、　請求項８記載の回路であって、前記周波数窓比較装置が、入力クロックパ ルス間に出力クロックパルス数を計数するための装置と、前記パルスの整数倍以 外が計数された場合に出力クロックの周波数が高すぎるまたは低すぎることを指 示するための装置とを有する回路。
１０、請求項８記載の回路であって、出力クロック信号の位相はＮビットディジ タルワードによってディジタルで表現され、前記位相窓比較装置は前記Ｎビット ディジタルワードの最上位ｎビットだけに応答し、また、前記位相窓比較装置は 、前記ｎビットがすべて１であるか０であるかのいずれかの場合に出力クロック 信号の位相が許容度の窓範囲内にあることを、ｎビットの符号ビットが負位相で あると指示した場合に位相が遅れていることを、ｎビットの符号ビットが正位相 であると指示した場合に位相が進んでいることを決定し指示するための装置を有 しており、許容ジッタの限定された限界がｎの関数として決定される回路。
１１、入力クロック信号の周波数の整数Ｐ倍に等しい周波数を有する出力クロッ ク信号を発生するためのディジタルフェーズロックドループであって、ｖＣＯへ のディジタル入力制御信号によって決定される周波数の出力クロック信号を高速 システムクロックにもとづいて発生するためのディジタル電圧制御発振器（ＶＣ Ｏ）と、 入力クロック信号パルスに応答して出力クロック信号の周波数を入力クロック信 号の周波数のＰ倍と比較し、出力クロック信号の周波数が入力クロック信号の周 波数のＰ倍よりも高いか、低いか、または、それに等しいかを指示する出力を発 生するための周波数窓比較装置と、入力クロック信号パルスに応答して規定の基 準角に関して出力クロック信号の位相角を比較し、規定の基準角に関する出力ク ロック信号の位相角が、窓の限界値はジッタの限定された限界値によって決定さ れる規定の許容度の窓よりも進んでいるか、遅れているか、または、その範囲内 にあるかを指示する出力を発生するための位相窓比較装置と、 出力クロック信号と入力クロック信号との位相差を、各位相比較の後に入力クロ ックパルスに応答して０＠に設定するための装置と、 前記周波数窓比較装置の出力が出力クロック信号の周波数が入力クロック信号の 周波数のＰ倍よりも高いかまたは低いことを指示した場合、または、前記位相窓 比較装置の出力が出力クロック信号の位相が進んでいるかまたは遅れていること を指示した場合に、前記制御信号を変化させ、また、前記周波数窓比較装置の出 力が出力クロック信号の周波数が入力クロック信号の周波数のＰ倍に等しく、か つ、前記位相窓比較装置の出力が出力クロック信号の位相が前記の規定の許容度 の窓の範囲内にあることを指示した場合に、前記制御信号を維持するための制御 装置とを有し、゛ 出力クロック信号のジッタが前記の規定の許容度の窓によって決定される値の範 囲内に限定される、ディジタルフェーズロックドループ。
１２、請求項１１記載のディジタルフェーズロックドループであって、前記ディ ジタルｖＣＯが、ディジタル加算装置および、前記加算装置の出力に接続された Ｎビットラッチを有する累算器形ｖＣＯであり、前記出力クロック信号の周波数 が前記ｖＣＯの前記ディジタル加算装置へのディジタル入力信号のに値によって 決定される、ディジタルフェーズロックドループ。
１３．請求項１２記載のフェーズロックドループであって、前記制御装置が、前 記周波数窓比較装置および前記位相窓比較装置の出力に応答してｋを上下に調整 する、または、その値を維持するための装置を有する、フェーズロックドループ 。
１４、　請求項１３記社のフェーズロックドループであって、ｋを調整するため の前記装置が、ｋを増減するために入力に応答してｋを記憶するための逐次的近 似レジスタと、前記周波数窓比較装置および前記位相窓比較装置の出力から前記 逐次的近似レジスタへの前記入力を発生するための装置とを有する、フェーズロ ックドループ。
１５、請求項１４記載のフ二一ズ口ックドルーブであって、さらに、整数Ｐを記 憶するためのレジスタ装置を有し、また、前記出力クロック信号の位相は前記Ｎ ビットラッチの内容によって表現され、出力クロック信号は前記Ｎビットラッチ の最初の最上位ビットの時間変化する内容によって表現される、フェーズロック ドループ。
１６、請求項１５記載のフェーズロックドループでありで、前記周波数窓比較装 置が、各入力クロックパルスに応答して前記レジスタ装置からＰをロードし、各 出力クロックパルスに応答して計数を１ずつ減少させるダウン計数装置を有して おり、また、Ｐがロードされる以前の前記ダウン計数装置の内容は前記出力クロ ック信号の周波数が入力クロック信号の周波数のＰ倍よりも高いか、低いか、ま たは、それに等しいかどうかを指示するものである、フェーズロックドループ。
１７、請求項１５記載のフ二一ズ口ックドルーブであって、前記位相窓比較装置 が前記Ｎビットラッチの最初の最上位ｎビットだけに応答するものであり、前記 位相窓比較装置が、前記ｎビットがすべて１であるか０であるかのいずれかの場 合に位相が許容度の窓範囲内にあることを、ｎビットの符号ビットが負位相であ ると指示した場合に位相が遅れていることを、符号ビットが正位相であると指示 した場合に位相が進んでいることを決定し指示するための装置を有する、フェー ズロックドループ。
国際調査報告 １、ｌ＋０．、ｌａｍｗ。０．工１．ゆ、、、、ＰＣτ／ＵＳ　８８１０３８４ ９　−２−国際調査報告 ＬＩＳ　８８０３８４９ ５Ａ　２５Ｂ６９

Claims (17)

    【特許請求の範囲】
  1. １．入力クロック信号の整数倍に等しい周波数を有する出力クロック信号を発生 するフェーズロックドループであって、 制御信号によって決定される周波数の出力クロック信号を発生するための電圧制 御発振器（ＶＣＯ）と、出力クロック信号の周波数力、入力クロック信号の周波 数の前記整数倍よりも高いか、低いか、または、それに等しいかどうかを決定し 指示するための周波数窓比較装置と、 規定の基準角に関する出力クロック信号の位相が規定の許容度の窓よりも進んで いるか、遅れているか、または、その範囲内にあるかを決定し指示するための位 相窓比較装置と、 前記周波数窓比較装置が出力クロック信号の周波数が入力クロック信号の周波数 の前記整数倍よりも高いかまたは低いことを指示し、また、前記位相窓比較装置 が出力クロック信号の位相が進んでいるかまたは遅れていることを指示した場合 に、前記制御信号を調整するための装置とを有する、フェーズロックドループ。
  2. ２．請求項１記載のフェーズロックドループであって、前記ＶＣＯがディジタル ＶＣＯであるフェーズロックドループ。
  3. ３．請求項２記載のフェーズロックドループであって、前記ディジタルＶＣＯが 、その周波数が可変ディジタル入力の値によって決定される、累算器形ＶＣＯで あるフェーズロックドループ。
  4. ４．請求項３記載のフェーズロックドループであって、前記制御信号を調整する ための前記装置が、前記周波数窓比較装置および前記位相窓比較装置の指示に従 って、前記累算器形ＶＣＯへの前記ディジタル入力の値を上下に調整するための 装置を有するフェーズロックドループ。
  5. ５．請求項４記載のフェーズロックドループであって、前記ＶＣＯへの前記ディ ジタル入力の値を調整するための前記装置が、前記ＶＣＯの周波数が増加されな ければならない場合、および、前記ＶＣＯの周波数がていかされなければならな い場合を前記周波数窓比較装置および前記位相窓比較装置にもとづいて決定する ための装置と、前記ＶＣＯへの前記ディジタル入力の値を増減するための前記決 定装置に応答して逐次的近似レジスタとを有するフェーズロックドループ。
  6. ６．請求項２記載のフェーズロックドループであって、さらに、前記整数倍を記 憶するための記憶装置を含み、また、前記周波数窓比較装置が、各入力クロック パルス間の出力クロックパルス数を計数するための装置と、記憶された整数倍を 超えるパルスが計数された場合に出力クロック信号の周波数が高すぎることを指 示するための装置と、記憶された数に満たないパルスが計数された場合に出力ク ロック信号の周波数が低すぎることを指示するための装置とを有する、フェーズ ロックドループ。
  7. ７．請求項２記載のフェーズロックドループであって、出力クロック信号の位相 がＮビットディジタルワードによってディジタルで表現されるものであり、前記 位相窓比較装置が前記Ｎビットディジタルワードの最上位ｎビットだけに応答す るものであり、前記位相窓比較装置が、前記ｎビットがすべて１であるか０であ るかのいずれかの場合に出力クロック信号の位相が許容度の窓範囲内にあること を、ｎビットの符号ビットが負位相であることを指示した場合に位相が遅れてい ることを、ｎビットの符号ビットが正位相であることを指示した場合に位相が進 んでいることを決定し指示するための装置を有する、フェーズロックドループ。
  8. ８．入力クロック信号の周波数の整数倍に等しい周波数を有する出力クロック信 号を発生するフェーズロックドループにおいて、出力クロック信号のジッタを制 限された限界の範囲内に維持するための 出力クロック信号の周波数が、入力周波数の前記整数倍よりも高いか、低いか、 または、それに等しいかどうかを決定し指示するための周波数窓比較装置と、規 定の基準角に関する出力クロック信号の位相が規定の許容度の窓よりも進んでい るか、遅れているか、または、その範囲内であるかを決定し指示するための位相 窓比較装置であり、前記窓の限界は許容できるジッタの制限限界によって決定さ れるものである位相窓比較装置と、周波数窓比較装置が出力クロック信号の周波 数が高いまたは低いことを指示した場合、または、位相窓比較装置が位相が進ん でいるまたは遅れていることを指示した場合にのみ、出力クロック信号の周波数 を調整するための装置とを有する前記回路。
  9. ９．請求項８記載の回路であって、前記周波数窓比較装置が、入力クロックパル ス間に出力クロックパルス数を計数するための装置と、前記パルスの整数倍以外 が計数された場合に出力クロックの周波数が高すぎるまたは低すぎることを指示 するための装置とを有する回路。
  10. １０．請求項８記載の回路であって、出力クロック信号の位相はＮビットディジ タルワードによってディジタルで表現され、前記位相窓比較装置は前記Ｎビット ディジタルワードの最上位ｎピットだけに応答し、また、前記位相窓比較装置は 、前記ｎビットがすべて１であるか０であるかのいずれかの場合に出力クロック 信号の位相が許容度の窓範囲内にあることを、ｎビットの符号ビットが負位相で あると指示した場合に位相が遅れていることを、ｎビットの符号ビットが正位相 であると指示した場合に位相が進んでいることを決定し指示するための装置を有 しており、許容ジッタの限定された限界がｎの関数として決定される回路。
  11. １１．入力クロック信号の周波数の整数Ｐ倍に等しい周波数を有する出力クロッ ク信号を発生するためのディジタルフェーズロックドループであって、ＶＣＯへ のディジタル入力信号によって決定される周波数の出力クロック信号を高速シス テムクロックにもとづいて発生するための電圧制御発振器（ＶＣＯ）と、出力ク ロック信号の周波数が、入力クロック信号の周波数の前記整数倍よりも高いか、 低いか、または、それに等しいかどうかを決定し指示するための周波数窓比較装 置と、 前記周波数窓比較装置および前記位相窓出校装置に応答して前足ＶＣＯへの前記 ディジタル入力信号を調整するための制御装置とを有する、ディジタルフェーズ ロックドループ。
  12. １２．請求項１１記載のディジタルフェーズロックドループであって、前記ディ ジタルＶＣＯが、ディジタル加算装置および、前記加算装置の出力に接続された Ｎビットラッチを有する累算器形ＶＣＯであり、前記出力クロック信号の周波数 が前記ＶＣＯの前記ディジタル加算装置へのディジタル入力信号のｋ値によって 決定される、ディジタルフェーズロックドループ。
  13. １３．請求項１２記載のフェーズロックドループであって、出力クロック信号の 周波数を調整するための前記装置が、前記周波数窓比較装置および前記位相窓比 較装置に応答してｋを上下に調整するための装置を有する、フェーズロックドル ープ。
  14. １４．請求項１３記載のフェーズロックドループであって、ｋを調整するための 装置が、ｋを増減するために入力に応答してｋを記憶するための逐次的近似レジ スタと、前記周波数窓比較装置および前記位相窓比較装置から前記逐次的近似レ ジスタヘの前記入力を発生するための装置とを有する、フェーズロックドループ 。
  15. １５．請求項１４記載のフェーズロックドループであって、整数Ｐを記憶するた めのレジスタ装置を有しており、前記出力クロック信号の位相は前記Ｎビットラ ッチの内容によって表現され、出力クロック信号は前記Ｎビットラッチの最初の 最上位ビットの時間変化する内容によって表現される、フェーズロックドループ 。
  16. １６．請求項１５記載のフェーズロックドループであって、前記周波数窓比較装 置が、各入力クロックパルスに応答して前記レジスタ装置からＰをロードし、各 出力クロックパルスに応答して計数を１ずつ減少させるダウン計数装置を有して おり、Ｐがロードされる以前に前記ダウン計数装置の内容は、前記出力クロック 信号の周波数が入力クロック信号の周波数のＰ倍よりも高いか、低いか、または 、それに等しいかどうかを指示するものである、フェーズロックドループ。
  17. １７．請求項１５記載のフェーズロックドループであって、前記位相窓比較装置 が前記Ｎビットラッチの最初の最上位ｎビットだけに応答するものであり、前記 位相窓比較装置が、前記ｎビットがすべて１であるか０であるかのいずれかの場 合に位相が許容度の窓範囲内にあることを、ｎビットの符号ビットが負位相であ ることを指示した場合に位相が遅れていることを、符号ビットが正位相であるこ とを指示した場合に位相が進んでいることを決定し指示するための装置を有して いる、フェーズロックドループ。
JP1500513A 1987-11-18 1988-10-31 制限されたジッタを有するディジタルフェーズロックドループ Expired - Lifetime JPH03500116A (ja)

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