JPH0348595B2 - - Google Patents
Info
- Publication number
- JPH0348595B2 JPH0348595B2 JP60217082A JP21708285A JPH0348595B2 JP H0348595 B2 JPH0348595 B2 JP H0348595B2 JP 60217082 A JP60217082 A JP 60217082A JP 21708285 A JP21708285 A JP 21708285A JP H0348595 B2 JPH0348595 B2 JP H0348595B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- shift
- circuit
- signal
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 19
- 230000015654 memory Effects 0.000 claims description 6
Description
【発明の詳細な説明】
〔概要〕
複数のフアーストイン・フアーストアウト単位
回路を並列に使用するメモリにおいて、総ての単
位回路がインプツトレデイあるいはアウトプツト
レデイの状態にあることを検出する回路を設け、
これらの回路の出力によつてこれら単位回路への
書込みあるいは読出しを制御すると共に、上記検
出回路の出力の持続時間を測定することにより上
記単位回路のいずれかに故障があることを検出す
るようにしたものである。[Detailed Description of the Invention] [Summary] In a memory that uses a plurality of first-in/first-out unit circuits in parallel, a circuit is provided to detect that all the unit circuits are in an input-ready or output-ready state,
Writing or reading to these unit circuits is controlled by the outputs of these circuits, and the presence of a failure in any of the unit circuits is detected by measuring the duration of the output of the detection circuit. This is what I did.
フアーストイン・フアーストアウトのシフトレ
ジスタの如きシリアルメモリを複数個並列に動作
させることにより、夫々のシリアルメモリよりも
ビツト幅の大きい情報をストアするように構成さ
れるバツフアメモリなどに適用できる。
By operating a plurality of serial memories such as first-in/first-out shift registers in parallel, the present invention can be applied to a buffer memory configured to store information with a bit width larger than that of each serial memory.
従来のこの種装置においては、情報ビツトによ
り分割してストアするシフトレジスタの如きフア
ーストイン・フアーストアウトの単位回路の夫々
から送出されるインプツトレデイ信号、あるいは
アウトプツトレデイ信号の論理積をとることによ
つては書込みあるいは読出しを行なうためのシフ
トイン信号あるいはシフトアウト信号を得て書込
みあるいは読出しを行なうと共に、これらシフト
信号をタイマーによつてリセツトするように構成
されていた。
In conventional devices of this kind, information is calculated by taking the logical product of input ready signals or output ready signals sent from each first-in/first-out unit circuit, such as a shift register, which divides and stores information bits. In some cases, a shift-in signal or a shift-out signal for writing or reading is obtained to perform writing or reading, and these shift signals are reset by a timer.
このような構成においては、上記複数の単位回
路のいずれかが故障してインプツトレデイ信号あ
るいはアウトプツトレデイ信号を常時送出するよ
うになると、故障した単位回路が正しい書込みあ
るいは読出しができないにもかかわらず動作を継
続するために情報に誤りを生ずる欠点があつた。 In such a configuration, if one of the plurality of unit circuits fails and begins to constantly send out an input ready signal or an output ready signal, the failed unit circuit will continue to operate even though it cannot write or read correctly. There was a drawback that errors occurred in the information in order to continue.
本発明では、総ての単位回路からのインプツト
レデイ信号あるいはアウトプツトレデイ信号につ
いて、それらが総て高レベルにあることを検出す
るAND回路等の検出回路と総て低レベルにある
ことを検出するAND回路等の検出回路とを設け
ると共に、これら検出回路の出力によつて各単位
回路への書込みあるいは読出しを制御する制御信
号を得るようにし、更にこの制御信号の持続時間
を判定することによつて単位回路の故障を検出す
るようにした。
In the present invention, for input ready signals or output ready signals from all unit circuits, a detection circuit such as an AND circuit that detects that all of them are at a high level, and an AND circuit that detects that all of them are at a low level. In addition to providing a detection circuit such as a circuit, a control signal for controlling writing or reading to each unit circuit is obtained by the output of these detection circuits, and the duration of this control signal is determined. It is now possible to detect failures in unit circuits.
単位回路のいずれにも故障がない場合には、上
記二つの検出回路に交互に出力が生じ所要の書込
みあるいは読出しが行なわれるのに対し、いずれ
かの単位回路に故障が発生するとこれらの検出回
路の少なくとも一方はAND条件が成立しないた
めにその出力に変化を生じないので、これら検出
回路の出力が予め設定された時間内に変化するか
否かを判定することにより単位回路のいずれかに
故障があることが検出できる。
If there is no failure in any of the unit circuits, the above two detection circuits will output alternately and the required writing or reading will be performed, whereas if a failure occurs in any of the unit circuits, these detection circuits will At least one of the unit circuits does not change its output because the AND condition does not hold, so by determining whether the output of these detection circuits changes within a preset time, it is possible to detect a failure in one of the unit circuits. It can be detected that there is.
図は本発明の実施例を示すもので、4個のフア
ーストイン・フアーストアウト単位回路0〜3を
備えており、これら単位回路は例えば1ビツトの
シフトレジスタから成り、4ビツトの入力データ
を各ビツト毎に夫々記憶する。
The figure shows an embodiment of the present invention, which is equipped with four first-in/first-out unit circuits 0 to 3. These unit circuits consist of, for example, a 1-bit shift register, and each input data of 4 bits is input. Each bit is stored individually.
これらの単位回路0〜3は周知のように、書込
みを許容し得る状態にあるときにインプツトレデ
イ信号IR0〜IR3を、また読出しを許容し得る状
態にあるときにアウトプツトレデイ信号OR0〜
OR3を夫々出力すると共に、シフトイン信号によ
つて書込みが、シフトアウト信号によつて読出し
が夫々行なわれる。 As is well known, these unit circuits 0 to 3 output input ready signals IR 0 to IR 3 when they are in a state that allows writing, and output ready signals OR 0 to IR 3 when they are in a state that allows reading.
In addition to outputting OR3 , writing is performed by the shift-in signal, and reading is performed by the shift-out signal.
総ての単位回路0〜3が書込みを許容し得る状
態になつてインプツトレデイ信号が“1”、すな
わち高レベルになると、アンド回路11出力IR
−Hも高レベルとなり、入力すべきデータが存在
して入力要求信号が印加されていればアンド回路
15は出力を生じ、この出力がセツト端子に接続
されているJ−Kフリツプフロツプ(以下、FF、
という)21はセツトされ、そのQ出力は各単位
回路0〜3にシフトイン信号として印加され、入
力データはビツト毎に各単位回路0〜3に書込ま
れる。 When all unit circuits 0 to 3 are in a state that allows writing and the input ready signal becomes "1", that is, a high level, the AND circuit 11 output IR
-H also becomes high level, and if there is data to be input and the input request signal is applied, the AND circuit 15 produces an output, and this output is output from the JK flip-flop (hereinafter referred to as FF) connected to the set terminal. ,
) 21 is set, its Q output is applied as a shift-in signal to each unit circuit 0-3, and input data is written into each unit circuit 0-3 bit by bit.
このとき、いずれかの単位回路が故障してイン
プツトレデイIRが高レベルにならないと、上記
アンド回路11の出力は低レベルのままとなるか
らシフトイン信号SIも低レベルで単位回路への書
込みは行なわれない。そして、このシフトイン信
号が低レベルを維持することから、故障検出器3
1によつてその持続時間を測定することにより、
いずれかの単位回路が故障であることを識別でき
る。 At this time, unless one of the unit circuits fails and the input read IR does not go to high level, the output of the AND circuit 11 will remain at low level, so the shift-in signal SI will also be at low level and no writing to the unit circuit will be performed. Not possible. Since this shift-in signal maintains a low level, the fault detector 3
By measuring its duration by 1,
It can be identified that one of the unit circuits is at fault.
前述の各単位回路0〜3が正常であれば、これ
ら単位回路へのデータ書込みによつて各単位回路
のインプツトレデイ信号IR0〜IR3はいずれも低
レベルとなり、これらのインプツトレデイ信号が
入力端子に印加されているアンド回路11の出力
IR−Hが低レベルとなると同時に、これらのイ
ンプツトレデイ信号が反転入力端子に印加されて
いるアンド回路12の出力IR−Lは高レベルと
なる。 If each of the above-mentioned unit circuits 0 to 3 is normal, the input ready signals IR 0 to IR 3 of each unit circuit become low level due to data writing to these unit circuits, and these input ready signals are input to the input terminal. Output of AND circuit 11 being applied
At the same time that IR-H goes low, the output IR-L of the AND circuit 12, to which these input ready signals are applied to the inverting input terminal, goes high.
このとき、入力要求信号が印加されていればア
ンド回路15の出力は低レベルに、アンド回路1
6の出力は高レベルになるので、FF21のセツ
ト端子Sは低レベル、リセツト端子Rは高レベル
となつてこのFF21はリセツト状態となり、こ
のFFのQ出力であるシフトイン信号も低レベル
になつて各単位回路0〜3へのデータ書込みが禁
止される。 At this time, if the input request signal is applied, the output of the AND circuit 15 is at a low level, and the output of the AND circuit 1 is at a low level.
Since the output of FF 6 becomes high level, the set terminal S of FF 21 becomes low level and the reset terminal R becomes high level, and this FF 21 becomes in the reset state, and the shift-in signal, which is the Q output of this FF, also becomes low level. Therefore, data writing to each unit circuit 0 to 3 is prohibited.
しかしながら、いずれかの単位回路、例えば単
位回路0が故障していると、データの書込みが行
われてもこの故障の単位回路0からのインプツト
レデイ信号IR0は高レベルを維持しており、他の
単位回路1〜3からのインプツトレデイ信号IR1
〜IR3がこのデータ書込みによつて低レベルにな
つても、アンド回路11,12の他方の入力であ
る入力要求信号の存否にかかわらず、これらアン
ド回路11,12の出力IR−HおよびIR−Lは
いずれも低レベルになる。 However, if any unit circuit, for example unit circuit 0, is faulty, the input ready signal IR 0 from this faulty unit circuit 0 remains at a high level even if data is written, and other Input ready signal IR 1 from unit circuits 1 to 3
Even if ~ IR3 becomes low level due to this data writing, the outputs IR-H and IR of these AND circuits 11 and 12 are -L both become low levels.
これによつて、FF21のセツト端子Sとリセ
ツト端子Rの双方が低レベルになるが、J−K
FF回路は例えば「特許 パルス回路技術辞典」
第400頁に記載されているように、そのセツト端
子Sとリセツト端子Rの双方が低レベルになるそ
の直前のセツトあるいはリセツト状態を維持する
特性があるので、このFF21はデータ書込み時
におけるセツト状態を維持し、そのQ出力は高レ
ベルを保つことになる。したがつて、故障検出器
31によつてJ−K FFのQ出力であるシフト
イン信号SIの持続時間を測定すれば、その持続時
間が長いことによつていずれかの単位回路0〜3
に故障が生じていることが識別でき、故障検出器
31の出力を故障信号として用いることができ
る。 As a result, both the set terminal S and the reset terminal R of FF21 become low level, but the J-K
For example, the FF circuit can be found in the "Patent Pulse Circuit Technology Dictionary"
As described on page 400, this FF 21 has the characteristic of maintaining the set or reset state immediately before both the set terminal S and reset terminal R go low, so this FF21 maintains the set state at the time of data writing. is maintained, and its Q output is maintained at a high level. Therefore, if the duration of the shift-in signal SI, which is the Q output of the J-K FF, is measured by the fault detector 31, one of the unit circuits 0 to 3 will be detected depending on the duration of the shift-in signal SI, which is the Q output of the J-K FF.
It can be identified that a fault has occurred in the fault detector 31, and the output of the fault detector 31 can be used as a fault signal.
これら単位回路0〜3の読出しを行なう場合に
も、アウトプツトレデイ信号ORによつて書込み
の場合と全く同一の構成、すなわち前記アンド回
路11に対してアンド回路13、前記アンド回路
12に対してアンド回路14、前記J−K FF
21に対してJ−K FF22、前記故障検出器
31に対して故障検出器32、によつてインプツ
トレデイ信号IRについて説明したところと同様
に、故障検出を行なうことができる。なお、オア
回路41はインプツトレデイ信号とアウトプツト
レデイ信号のいずれかによつて故障が検出された
とき同一の端子から故障を得るために設けたもの
である。 When reading these unit circuits 0 to 3, the configuration is exactly the same as when writing using the output ready signal OR. AND circuit 14, said J-K FF
Fault detection can be performed in the same way as described for the input ready signal IR by using the JK FF 22 for the 21 and the fault detector 32 for the fault detector 31. Note that the OR circuit 41 is provided to obtain a fault signal from the same terminal when a fault is detected by either the input ready signal or the output ready signal.
なお、上記の実施例では、高レベルが“1”に
対応する正論理によるものを示したが、低レベル
が“1”に対応する負論理を用し得ることは明ら
かであつて、特許請求の範囲における“1”、
“0”は正論理によることを特定したものではな
い。 In the above embodiment, positive logic corresponding to "1" is used as the high level, but it is clear that negative logic corresponding to "1" can be used as the low level. "1" in the range of
“0” does not specify that it is based on positive logic.
簡単な構成によつて書込みあるいは読出しを制
御することができるばかりでなく、単位回路のい
ずれかに故障があれば容易に検出できる。
Not only can writing or reading be controlled with a simple configuration, but also a failure in any of the unit circuits can be easily detected.
図は本発明の実施例を示すもので、図中0乃至
3は夫々フアーストイン・フアーストアウト単位
回路、11乃至14は第1乃至第4の検出回路、
31,32は夫々故障検出器を示す。
The figure shows an embodiment of the present invention, in which 0 to 3 are first-in and first-out unit circuits, 11 to 14 are first to fourth detection circuits,
31 and 32 indicate failure detectors, respectively.
Claims (1)
ストアウト単位回路0〜3の複数個を並列に使用
するフアーストイン・フアーストアウト・メモリ
の制御装置において、 上記各単位回路0〜3のインプツトレデイ信号
が、総て“1”であることを検出する第1の検出
回路11と総て“0”であることを検出する第2
の検出回路12とを設け、この第1の検出回路1
1の出力によつて各単位回路0〜3に対する書込
みを行なうシフトイン信号を発生させると共にこ
の第2の検出回路12の出力によつてこのシフト
イン信号は停止させ、 上記各単位回路0〜3のアウトプツトレデイ信
号が、総て“1”であることを検出する第3の検
出回路13と総て“0”であることを検出する第
4の検出回路14とを設け、この第3の検出回路
13の出力によつて各単位回路0〜3からの読出
しを行なうシフトアウト信号を発生させると共に
この第4の検出回路14の出力によつてこのシフ
トアウト信号を停止させ、 これらシフトイン信号およびシフトアウト信号
の持続時間を測定する故障検出器31,32によ
つて、その持続時間から上記単位回路0〜3の故
障を検出することを特徴とするフアーストイン・
フアーストアウト・メモリの制御装置。[Scope of Claims] 1. In a first-in/first-out memory control device that uses a plurality of first-in/first-out unit circuits 0 to 3 such as shift registers in parallel, an input readout of each of the unit circuits 0 to 3 is provided. A first detection circuit 11 detects that the signals are all "1" and a second detection circuit 11 detects that the signals are all "0".
A detection circuit 12 is provided, and this first detection circuit 1
The output of the second detection circuit 12 generates a shift-in signal for writing into each of the unit circuits 0 to 3, and the output of the second detection circuit 12 stops this shift-in signal. A third detection circuit 13 for detecting that the output ready signals of are all "1" and a fourth detection circuit 14 for detecting that all the output ready signals are "0" are provided. The output of the detection circuit 13 generates a shift-out signal for reading from each unit circuit 0 to 3, and the output of the fourth detection circuit 14 stops this shift-out signal, and these shift-in signals and fault detectors 31 and 32 that measure the duration of the shift-out signal to detect a fault in the unit circuits 0 to 3 from the duration.
First-out memory controller.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60217082A JPS6276091A (en) | 1985-09-30 | 1985-09-30 | Controller for first-in first-out memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60217082A JPS6276091A (en) | 1985-09-30 | 1985-09-30 | Controller for first-in first-out memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6276091A JPS6276091A (en) | 1987-04-08 |
JPH0348595B2 true JPH0348595B2 (en) | 1991-07-24 |
Family
ID=16698542
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60217082A Granted JPS6276091A (en) | 1985-09-30 | 1985-09-30 | Controller for first-in first-out memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6276091A (en) |
-
1985
- 1985-09-30 JP JP60217082A patent/JPS6276091A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6276091A (en) | 1987-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR950015189B1 (en) | Error detecting apparatus of wide-width fifo buffer | |
KR950016014A (en) | Error Detection and Correction Circuit in Wide Data Transmission Devices | |
JPH0348595B2 (en) | ||
JPS62120699A (en) | Semiconductor memory device | |
EP0516437A2 (en) | Write error detecting hardware arrangement | |
JPH04119434A (en) | Parity error detector | |
SU743039A1 (en) | Memory testing device | |
JPH0612273A (en) | Data memory monitor system | |
SU408376A1 (en) | DEVICE FOR THE CONTROL OF DISCHARGE CURRENTS IN THE DRIVE OF INFORMATION | |
JP2788810B2 (en) | Refresh timing check circuit | |
JPS6325899A (en) | Semiconductor memory device | |
JPS63133245A (en) | Trouble detecting circuit | |
SU1383361A1 (en) | Device for checking logical block | |
JPS63228248A (en) | Plural-error correctable main memory device | |
JP3045532B2 (en) | Memory device | |
JP2715740B2 (en) | Bus monitoring circuit for information processing equipment | |
JPS63292342A (en) | Error detecting circuit | |
JPH01277951A (en) | Data transfer equipment | |
JPH0561777A (en) | Memory control circuit | |
JPS6220047A (en) | Storage element | |
JPS58200500A (en) | Storage device | |
JPS63192129A (en) | Buffer memory controller | |
JPS61250757A (en) | Fault detection circuit | |
KR940022270A (en) | Non-Static Self Diagnosis Device | |
JPS6027424B2 (en) | semiconductor storage device |