JPH0348538A - フレーム同期信号検出回路 - Google Patents
フレーム同期信号検出回路Info
- Publication number
- JPH0348538A JPH0348538A JP1183892A JP18389289A JPH0348538A JP H0348538 A JPH0348538 A JP H0348538A JP 1183892 A JP1183892 A JP 1183892A JP 18389289 A JP18389289 A JP 18389289A JP H0348538 A JPH0348538 A JP H0348538A
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- Japan
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- bit
- parallel
- synchronizing signal
- frame synchronizing
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- 238000001514 detection method Methods 0.000 title claims abstract description 11
- 230000015654 memory Effects 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 230000001360 synchronised effect Effects 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ通信におけるフレーム同期信号を検出す
る回路に関する． 〔従来の技術〕 従来のフレーム同期の確立を検出する回路を第２図に示
す．第２図に示すように、入力インタフェース回路１０
０には受信８ｌ９０より１クロック毎に変化する受信デ
ータ１３０が送られて来る．このデータ１３０に基いて
受信クロック１２０の１クロック毎にＣ Ｐ Ｕ １１
０に割り込み１４０をかけることによりソフトウェアの
処理を行い、入力インタフェース回路１００に入力され
た値とＣ．ＰＵ１１０のソフトウェア記憶部に記憶され
たフレーム同期信号を比較することによってフレーム同
期を行っ−ていた．〔発明が解決しようとする課題〕 上述した従来のフレーム同期信号を検出する方式におい
てＮビット誤りに対する検出を行なう場合、受信クロツ
クの１夕ロック間にソフトウエアによってｍ（ｎ＋１＞
（ｍはフレームパターン長）のフレーム同期信号との比
較を行なわなければならない．データ伝送速度が遅い場
合はこの方式でもフレーム同期信号を検出することがで
きるが、伝送速度が速くなればなるほど、すなわちクロ
ック間隔が短かくなればなるほど、ソフトウェアの処理
に要する時間が短かくなる．そして、終にはソフトウエ
アの処理時間が足らず、フレーム同期信号を検出するこ
とができなくなるという欠点をもっていた． 本発明の目的は前記課題を解決したフレーム同期信号検
出回路を提供することにある．〔課題を解決するための
手段〕 前記目的を達成するため、本発明に係るフレーム同期信
号検出回路は、固定長のフレームパターンをヘッダとし
て持ち、そのフレームパターンで同期を取ってデータ通
信を行なうシステムにおいて、受信フレームパターンを
直一並列変換する回路と、並列変換されたフレームパタ
ーンでアドレスされる読み出し専用記憶素子とを有し、
前記フレームパターンおよびそのＮビット誤りを持つパ
ターンで前記読み出し専用記憶素子をアドレスしたとき
に該読み出し専用記憶素子から同期検出信号を出力する
ように構成したものである．〔実施例〕 次に本発明について図面を参照して説明する。
る回路に関する． 〔従来の技術〕 従来のフレーム同期の確立を検出する回路を第２図に示
す．第２図に示すように、入力インタフェース回路１０
０には受信８ｌ９０より１クロック毎に変化する受信デ
ータ１３０が送られて来る．このデータ１３０に基いて
受信クロック１２０の１クロック毎にＣ Ｐ Ｕ １１
０に割り込み１４０をかけることによりソフトウェアの
処理を行い、入力インタフェース回路１００に入力され
た値とＣ．ＰＵ１１０のソフトウェア記憶部に記憶され
たフレーム同期信号を比較することによってフレーム同
期を行っ−ていた．〔発明が解決しようとする課題〕 上述した従来のフレーム同期信号を検出する方式におい
てＮビット誤りに対する検出を行なう場合、受信クロツ
クの１夕ロック間にソフトウエアによってｍ（ｎ＋１＞
（ｍはフレームパターン長）のフレーム同期信号との比
較を行なわなければならない．データ伝送速度が遅い場
合はこの方式でもフレーム同期信号を検出することがで
きるが、伝送速度が速くなればなるほど、すなわちクロ
ック間隔が短かくなればなるほど、ソフトウェアの処理
に要する時間が短かくなる．そして、終にはソフトウエ
アの処理時間が足らず、フレーム同期信号を検出するこ
とができなくなるという欠点をもっていた． 本発明の目的は前記課題を解決したフレーム同期信号検
出回路を提供することにある．〔課題を解決するための
手段〕 前記目的を達成するため、本発明に係るフレーム同期信
号検出回路は、固定長のフレームパターンをヘッダとし
て持ち、そのフレームパターンで同期を取ってデータ通
信を行なうシステムにおいて、受信フレームパターンを
直一並列変換する回路と、並列変換されたフレームパタ
ーンでアドレスされる読み出し専用記憶素子とを有し、
前記フレームパターンおよびそのＮビット誤りを持つパ
ターンで前記読み出し専用記憶素子をアドレスしたとき
に該読み出し専用記憶素子から同期検出信号を出力する
ように構成したものである．〔実施例〕 次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。第
１図に示す実龍例はフレーム同期信号が１６ビットであ
り、誤りビット数が１である場合の例である． 図において、１０は受信機であり、受信データおよびク
ロックの再生を行う．２０は直列並列変換器であり、直
列データを１６ビット並列データに変換する．３０は直
列並列変換器２０の出力を番地として持ツ読み出し専用
記憶素子（ Ｒ Ｏ Ｍ ： Ｒｅａｄ ＯｎｌｙＭｅ
ｉｏｒｙ ）である．また、図中、４０はアンテナ、５
０は受信クロック、６０は受信直列データ、７０は並列
データ、８０はフレーム同期信号検出出力である。
１図に示す実龍例はフレーム同期信号が１６ビットであ
り、誤りビット数が１である場合の例である． 図において、１０は受信機であり、受信データおよびク
ロックの再生を行う．２０は直列並列変換器であり、直
列データを１６ビット並列データに変換する．３０は直
列並列変換器２０の出力を番地として持ツ読み出し専用
記憶素子（ Ｒ Ｏ Ｍ ： Ｒｅａｄ ＯｎｌｙＭｅ
ｉｏｒｙ ）である．また、図中、４０はアンテナ、５
０は受信クロック、６０は受信直列データ、７０は並列
データ、８０はフレーム同期信号検出出力である。
実施例において、受信機１０より送られて来る直列受信
データ６０は直列並列変換器２０によって受信クロヅク
５０に同期した１６ビット並列データに変換され、また
クロックに同期して１ビ・１トづつシフトされていく．
このデータが読み出し専用記憶素子（ＲＯＭ）３０の番
地となる。読み出し専用記憶素子（ＲＯＭ＞３０はフレ
ーム同期信号とその１ビット誤り値の計１７ケ所の番地
だけ出力が変化するようにデータが書きこまれている．
従って番地となる１ビｙトづつ変化する１６ビット並列
データ７０がフレーム同期信号あるいはその１ビット誤
り値と一致すると、出力が１クロック間変化してフレー
ム同期信号の検出を行う． 尚、実施例ではフレーム同期信号が１６ビノトて・あり
、誤りビット数が１である場合について説明したが、こ
れに限定されるものではない．〔発明の効果〕 以上説明したように本発明は直列並列変ＦＡ器の出力を
読み出し専用記憶素子（ＲＯＭ）の番地として用いるこ
とにより、高速伝送に際し、フレーム同期信号及びその
Ｎビット誤り値を検出できるという効果がある．
データ６０は直列並列変換器２０によって受信クロヅク
５０に同期した１６ビット並列データに変換され、また
クロックに同期して１ビ・１トづつシフトされていく．
このデータが読み出し専用記憶素子（ＲＯＭ）３０の番
地となる。読み出し専用記憶素子（ＲＯＭ＞３０はフレ
ーム同期信号とその１ビット誤り値の計１７ケ所の番地
だけ出力が変化するようにデータが書きこまれている．
従って番地となる１ビｙトづつ変化する１６ビット並列
データ７０がフレーム同期信号あるいはその１ビット誤
り値と一致すると、出力が１クロック間変化してフレー
ム同期信号の検出を行う． 尚、実施例ではフレーム同期信号が１６ビノトて・あり
、誤りビット数が１である場合について説明したが、こ
れに限定されるものではない．〔発明の効果〕 以上説明したように本発明は直列並列変ＦＡ器の出力を
読み出し専用記憶素子（ＲＯＭ）の番地として用いるこ
とにより、高速伝送に際し、フレーム同期信号及びその
Ｎビット誤り値を検出できるという効果がある．
第１図は本発明においてフレーム同期信号を１６ビット
とした場合のブロック図、第２図は従来方式を示すブロ
ック図である． １０・・・受信Ｒ ２０・・・直列並列変
換器３０・・・読み出し専用記憶素子 ４０・・・アンテナ ５０・・・受信クロｙク
６０・・・受信直列データ ７０・・・並列データ８
０・・・フレーム同期信号検出出力 特 許 出 願 人 日 本 ヌ） 株 式 ／０ 受信機 ４０ アンテナ 第１図 第２図
とした場合のブロック図、第２図は従来方式を示すブロ
ック図である． １０・・・受信Ｒ ２０・・・直列並列変
換器３０・・・読み出し専用記憶素子 ４０・・・アンテナ ５０・・・受信クロｙク
６０・・・受信直列データ ７０・・・並列データ８
０・・・フレーム同期信号検出出力 特 許 出 願 人 日 本 ヌ） 株 式 ／０ 受信機 ４０ アンテナ 第１図 第２図
Claims (1)
- （１）固定長のフレームパターンをヘッダとして持ち、
そのフレームパターンで同期を取ってデータ通信を行な
うシステムにおいて、受信フレームパターンを直−並列
変換する回路と、並列変換されたフレームパターンでア
ドレスされる読み出し専用記憶素子とを有し、前記フレ
ームパターンおよびそのＮビット誤りを持つパターンで
前記読み出し専用記憶素子をアドレスしたときに該読み
出し専用記憶素子から同期検出信号を出力するように構
成したことを特徴とするフレーム同期信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183892A JPH088544B2 (ja) | 1989-07-17 | 1989-07-17 | フレーム同期信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183892A JPH088544B2 (ja) | 1989-07-17 | 1989-07-17 | フレーム同期信号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0348538A true JPH0348538A (ja) | 1991-03-01 |
| JPH088544B2 JPH088544B2 (ja) | 1996-01-29 |
Family
ID=16143641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183892A Expired - Fee Related JPH088544B2 (ja) | 1989-07-17 | 1989-07-17 | フレーム同期信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088544B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301639A (ja) * | 1987-06-01 | 1988-12-08 | Toshiba Corp | 同期検出装置 |
| JPS6432738A (en) * | 1987-07-29 | 1989-02-02 | Mitsubishi Electric Corp | Synchronism detecting circuit |
-
1989
- 1989-07-17 JP JP1183892A patent/JPH088544B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301639A (ja) * | 1987-06-01 | 1988-12-08 | Toshiba Corp | 同期検出装置 |
| JPS6432738A (en) * | 1987-07-29 | 1989-02-02 | Mitsubishi Electric Corp | Synchronism detecting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088544B2 (ja) | 1996-01-29 |
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Legal Events
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|---|---|---|---|
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