JPH0331040B2 - - Google Patents
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- JPH0331040B2 JPH0331040B2 JP57025495A JP2549582A JPH0331040B2 JP H0331040 B2 JPH0331040 B2 JP H0331040B2 JP 57025495 A JP57025495 A JP 57025495A JP 2549582 A JP2549582 A JP 2549582A JP H0331040 B2 JPH0331040 B2 JP H0331040B2
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- G—PHYSICS
- G08—SIGNALLING
- G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
- G08C25/00—Arrangements for preventing or correcting errors; Monitoring arrangements
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- General Physics & Mathematics (AREA)
- Optical Communication System (AREA)
- Selective Calling Equipment (AREA)
Description
【発明の詳細な説明】
本発明は機器をワイヤレスで遠隔制御する遠隔
制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a remote control device for remotely controlling equipment wirelessly.
まず従来のワイヤレス遠隔制御システムについ
て説明する。第1図は制御される機器、ここでは
ランプの点灯により表示を行う表示装置1を示
し、この第1図例を後述の第2図、第3図に示す
ようにワイヤレスで遠隔制御する。 First, a conventional wireless remote control system will be explained. FIG. 1 shows a device to be controlled, here a display device 1 which performs display by lighting a lamp, and the example shown in FIG. 1 is wirelessly and remotely controlled as shown in FIGS. 2 and 3, which will be described later.
第1図において2はキー入力回路を示し、この
キー入力回路2が複数の押釦スイツチなどにより
構成される。ここでは押釦スイツチを押圧操作す
るとそれに対応したラインが“H”(高レベル)
となる。キー操作に基づくデータはラツチ3に転
送され、このラツチの内容に応じてランプ4a〜
4bのうち特定のものが点灯表示させられる。こ
のランプ4a〜4bで表示部4が構成される。な
お5は遅延回路を示し、チヤタリングを防止する
ものである。すなわちキー入力回路2で操作が行
われると操作出力がオア回路6を介して遅延回路
5に送出され所定遅延時間後ラツチ3にクロツク
として供給されるようになつている。このためキ
ー入力回路2を確実に操作しなければ入力データ
がラツチされないようになつている。 In FIG. 1, reference numeral 2 indicates a key input circuit, and this key input circuit 2 is composed of a plurality of push button switches and the like. Here, when you press the push button switch, the corresponding line changes to "H" (high level).
becomes. Data based on key operations is transferred to latch 3, and depending on the contents of this latch, lamps 4a to 4a
A specific one among 4b is displayed by lighting. A display section 4 is constituted by these lamps 4a to 4b. Note that 5 indicates a delay circuit, which prevents chattering. That is, when an operation is performed on the key input circuit 2, the operation output is sent to the delay circuit 5 via the OR circuit 6, and after a predetermined delay time, is supplied to the latch 3 as a clock. Therefore, input data is not latched unless the key input circuit 2 is operated reliably.
第2図は第1図例をワイヤレスで遠隔制御する
場合を示し、この図において第1図と対応する箇
所には対応する符号を付して説明を省略する。 FIG. 2 shows a case where the example shown in FIG. 1 is wirelessly and remotely controlled, and in this figure, parts corresponding to those in FIG. 1 are given corresponding symbols, and explanations thereof are omitted.
この図において7は赤外線を受光するフオトダ
イオードをし、8は共振回路を示す。送信信号と
しては、例えば予め定められた単位時間内にパル
ス状に送られてくるものが用いられ、このパルス
信号をフオトダイオード7で受光し、このフオト
ダイオード7のアノードに得られる受光出力をア
ンプ9を介してカウンタ10に送出する。他方ア
ンプ9で増幅された受光出力はモノマルチ11に
も送出される。このモノマルチ11は上述した単
位時間を決定するもので最初のパルスの到来時か
ら単位時間だけカウント動作を行わせるようにす
るものである。そしてカウンタ10の出力はデコ
ーダ30でテコードされ、さらにオア回路12を
介したのちラツチ3に転送される。このラツチ3
にはオア回路13を介してモノマルチ11の出力
が供給され、この結果上述単位時間終了後デコー
ダ30の出力がラツチ3にラツチされるようにな
つている。 In this figure, 7 is a photodiode that receives infrared rays, and 8 is a resonant circuit. As the transmission signal, for example, a signal sent in the form of a pulse within a predetermined unit time is used, and this pulse signal is received by a photodiode 7, and the received light output obtained at the anode of the photodiode 7 is amplified. 9 to the counter 10. On the other hand, the light receiving output amplified by the amplifier 9 is also sent to the monomulti 11. This monomulti 11 determines the above-mentioned unit time, and performs a counting operation for a unit time from the arrival of the first pulse. The output of the counter 10 is then decoded by a decoder 30 and further transferred to the latch 3 after passing through an OR circuit 12. This latch 3
is supplied with the output of the monomulti 11 via the OR circuit 13, and as a result, the output of the decoder 30 is latched in the latch 3 after the above-mentioned unit time has ended.
第3図は第2図の受信部に送信する制御信号を
形成するもので、この図において14はキー入力
回路を示し、このキー入力回路の出力がエンコー
ダ15でエンコードされたのちシフトレジスタ1
6に転送される。他方17はクロツク発生器を示
し、このクロツク発生器17からのクロツクがカ
ウンタ18に供給される。このカウンタ18の計
数出力QCはアンド回路19の第1入力端子に供
給される。このアンド回路19の第2入力端子に
はクロツク発生器17の出力がインバータ20で
反転されて供給されている。そしてこのアンド回
路19の出力がシフトレジスタ16のクロツク入
力端子に供給される。この場合カウンタ18の計
数出力QCが“H”になつたのちパルス発生器1
7からのパルスに基づいてシフトレジスタのパラ
レルデータがシリアルデータとしてアンド回路2
1の第1入力端子に供給される。ここでキー入力
回路14の出力はそれぞれオア回路22および遅
延回路23を介してカウンタ18のリセツト端子
に供給され、これによつてキー操作に基づいてカ
ウンタ18がリセツトされるようになつている。
また遅延回路23の出力はフリツプフロツプ24
のセツト端子にも供給される。このフリツプフロ
ツプ24のリセツト端子にはカウンタ24の計数
出力QDが供給されているのでこのフリツプフロ
ツプ24はキー操作からやや遅れたタイミング以
降カウンタ18がタイムアツプするまでQ出力を
“H”とする。このQ出力がウインドウパルスと
なつてシフトレジスタ16のシリアルデータをト
ランジスタ25に転送する。なおアンド回路21
にはキヤリア信号入力端子27を介して例えば
40KHzのキヤリアが供給されている。このアンド
回路21の出力はトランジスタ25のベースに供
給され、このトランジスタ25の駆動に基づいて
赤外線の発光ダイオード26が点灯するようにな
つている。 3 forms a control signal to be transmitted to the receiving section of FIG. 2. In this figure, 14 indicates a key input circuit, and after the output of this key input circuit is encoded by an encoder 15, it is sent to a shift register 1.
Transferred to 6. On the other hand, 17 indicates a clock generator, and the clock from this clock generator 17 is supplied to a counter 18. The count output Q C of this counter 18 is supplied to the first input terminal of an AND circuit 19 . The output of the clock generator 17 is inverted by an inverter 20 and supplied to the second input terminal of the AND circuit 19. The output of this AND circuit 19 is then supplied to the clock input terminal of the shift register 16. In this case, after the count output Q C of the counter 18 becomes “H”, the pulse generator 1
Based on the pulse from 7, the parallel data of the shift register is converted to serial data and sent to the AND circuit 2.
1 to the first input terminal. Here, the output of the key input circuit 14 is supplied to the reset terminal of the counter 18 via an OR circuit 22 and a delay circuit 23, respectively, so that the counter 18 is reset based on key operations.
Further, the output of the delay circuit 23 is output from the flip-flop 24.
It is also supplied to the set terminal of Since the count output Q D of the counter 24 is supplied to the reset terminal of the flip-flop 24, the flip-flop 24 keeps the Q output at "H" from a timing slightly delayed from the key operation until the counter 18 times out. This Q output becomes a window pulse and transfers the serial data of the shift register 16 to the transistor 25. Furthermore, AND circuit 21
For example, through the carrier signal input terminal 27,
A 40KHz carrier is supplied. The output of this AND circuit 21 is supplied to the base of a transistor 25, and an infrared light emitting diode 26 is turned on based on the drive of this transistor 25.
この第2図および第3図で示す遠隔制御システ
ムにおいては送信側のキー入力回路14を操作す
ると発光ダイオード26およびフオトダイオード
7で赤外線の投受光が行われ、これによつて表示
部4が制御される。このことは容易に理解できる
であろう。 In the remote control system shown in FIGS. 2 and 3, when the key input circuit 14 on the transmitting side is operated, the light emitting diode 26 and the photodiode 7 emit and receive infrared light, thereby controlling the display section 4. be done. This will be easily understood.
ところでこのような遠隔制御システムでは送信
側のキー入力回路14で送信を行つてもそれが受
信側で確実に受信され所望の制御が行われたかど
うかを確認することができない、これは受信側で
の制御内容が送信側で身近に目視できない場合特
に問題である。また受信側で内蔵されているキー
入力回路2で操作を行つて表示部4の内容が変つ
た場合、それを送信側で確認できないという不都
合もある。 By the way, in such a remote control system, even if a transmission is performed using the key input circuit 14 on the transmitting side, it is not possible to confirm whether or not it has been reliably received on the receiving side and the desired control has been performed. This is especially a problem when the control details cannot be visually observed at the transmitting end. Furthermore, if the contents of the display section 4 are changed by operating the built-in key input circuit 2 on the receiving side, there is also the inconvenience that it cannot be confirmed on the transmitting side.
このような問題を解消するには遠隔制御システ
ムにおいて送受信を双方向で行うようにすればよ
い。すなわち受信側で制御信号を受信したならば
その確認を表わす応答信号を送信側に送信し、こ
れにより上記問題を解決するのである。 To solve this problem, the remote control system should be able to transmit and receive signals in both directions. That is, when the receiving side receives the control signal, it transmits a response signal indicating confirmation of the control signal to the transmitting side, thereby solving the above problem.
しかしながらこのような双方向の遠隔制御シス
テムでは送信側で送信した制御信号が反射して自
からがその制御信号を受信するおそれがある。そ
してこの受信した制御信号を応答信号と判断して
しまうので制御信号が受信側に受信されない場合
でもそれが受信されたものとして送信側で判断さ
れるおそれがある。 However, in such a two-way remote control system, there is a risk that the control signal transmitted by the transmitting side may be reflected and the control signal itself may be received. Since the received control signal is determined to be a response signal, even if the control signal is not received by the receiving side, there is a risk that the transmitting side will determine that it has been received.
また遠隔制御システムでは受信側を単に一つと
するのでなく、複数の受信側を単一の送信側で制
御することも考えられる。そしてこの場合にも上
述問題点がある。 Furthermore, in a remote control system, instead of having only one receiving side, it is also possible to control a plurality of receiving sides by a single transmitting side. This case also has the above-mentioned problems.
すなわち第4図はこのようなマルチ制御の遠隔
制御システムの受信部を示し、この図において3
1はキー入力回路をなすマトリクス回路を示し、
このマトリクス回路31にエンコーダ32からス
トロープ信号が供給されマトリクス回路31のリ
ターン信号がエンコーダ32に送出される。そし
てこのリターン信号に基づいてエンコーダ32が
キーエンコードを行い、キーデータを得る。この
キーデータはオア回路33を介してラツチ34転
送され、さらにこのラツチ34の出力はデコーダ
35に供給され、表示部4を駆動するようになつ
ている。なおオア回路6および遅延回路5は第2
図例と同様にチヤタリングを防止するためのもの
であり、この遅延回路5の出力が他のオア回路3
6を介してラツチ34に供給されている。 That is, FIG. 4 shows the receiving section of such a multi-control remote control system, and in this figure, 3
1 indicates a matrix circuit forming a key input circuit,
A strobe signal is supplied from an encoder 32 to this matrix circuit 31, and a return signal from the matrix circuit 31 is sent to the encoder 32. Then, the encoder 32 performs key encoding based on this return signal to obtain key data. This key data is transferred to a latch 34 via an OR circuit 33, and the output of this latch 34 is further supplied to a decoder 35 to drive the display section 4. Note that the OR circuit 6 and the delay circuit 5 are
This is to prevent chattering as in the example shown, and the output of this delay circuit 5 is connected to the other OR circuit 3.
6 to latch 34.
他方遠隔制御の制御信号はフオトダイオード7
で受信され、この受光出力がアンプ9を介してシ
フトレジスタ37に順次転送されていく。この場
合制御信号はシリアルな6ビツトのコード化信号
であり、先行する5ビツトが表示内容に対応し最
終の1ビツトが制御する機器の種類を表わしてい
る。例えば機器Aに対しては“H”を対応させ機
器Bに対しては“L”(低レベル)を対応させる
(第7E図参照)。フリツプフロツプ38、クロツ
ク発生器17およびカウンタ39,40などはシ
フトレジスタ37のシフトタイミングおよびラツ
チ34のラツチタイミングを決定するものであ
る。すなわちアンプ9で増幅された受光出力(第
5図A)がフリツプフロツプ38のセツト端子に
供給される。これに基づいてフリツプフロツプ3
8は第1番目の受光パルスの立上りのタイミング
でセツトされそのQ出力は第5図Eに示すように
“H”となる。そしてこのQ出力の立上りに基づ
いてパルス発生器41から第5図Fに示すように
パルスが生成され、これがカウンタ39およびシ
フトレジスタ37のリセツト信号として供給され
る。カウンタ39はこのパルス(第5図F)に基
づいてそれ以降クロツク発生器17からのクロツ
クを計数する。そしてこのカウンタ39のQB出
力がシフトレジスタ37のクロツクとして供給さ
れる。このカウンタ39のQB出力は第5図Dに
示すように受光パルスの2倍の周波数のものであ
り、このクロツクの立上りで受光パルスがシフト
レジスタ37に入力されていく。またこのカウン
タ39のQB出力は後段のカウンタ40に供給さ
れ、このカウンタ40の計数出力QA,QB,QCが
アンド回路42に供給され、このアンド回路42
の出力がフリツプフロツプ38にリセツト信号と
して供給される。この結果フリツプフロツプ8は
第5図Eに示すように所定の単位時間後立下り、
そのQ出力の立下りがアンド回路43およびオア
回路36を介してラツチ34に供給され、この立
下りのタイミングでシフトレジスタ37のパラレ
ルデータがオア回路33を介してラツチ34に転
送されるようになつている。そしてこのラツチ3
4の出力がデコーダ35に供給されこれによつて
表示部4が駆動されるようになつている。 On the other hand, the control signal for remote control is from photodiode 7.
The received light output is sequentially transferred to the shift register 37 via the amplifier 9. In this case, the control signal is a serial 6-bit coded signal, where the preceding 5 bits correspond to the display content and the last 1 bit represents the type of equipment to be controlled. For example, "H" is associated with device A, and "L" (low level) is associated with device B (see FIG. 7E). Flip-flop 38, clock generator 17, counters 39, 40, etc. determine the shift timing of shift register 37 and the latch timing of latch 34. That is, the light receiving output (FIG. 5A) amplified by the amplifier 9 is supplied to the set terminal of the flip-flop 38. Based on this, flip-flop 3
8 is set at the timing of the rise of the first light reception pulse, and its Q output becomes "H" as shown in FIG. 5E. Based on the rise of this Q output, a pulse is generated from the pulse generator 41 as shown in FIG. 5F, and this is supplied as a reset signal to the counter 39 and shift register 37. Counter 39 then counts the clocks from clock generator 17 based on this pulse (FIG. 5F). The Q B output of this counter 39 is supplied as a clock to the shift register 37. The Q B output of this counter 39 has a frequency twice that of the received light pulse, as shown in FIG. 5D, and the received light pulse is input to the shift register 37 at the rising edge of this clock. Further, the Q B output of this counter 39 is supplied to a counter 40 at the subsequent stage, and the counting outputs Q A , Q B , Q C of this counter 40 are supplied to an AND circuit 42 .
The output of is supplied to flip-flop 38 as a reset signal. As a result, the flip-flop 8 falls after a predetermined unit time as shown in FIG.
The falling edge of the Q output is supplied to the latch 34 via the AND circuit 43 and the OR circuit 36, and the parallel data in the shift register 37 is transferred to the latch 34 via the OR circuit 33 at the timing of this falling edge. It's summery. And this latch 3
4 is supplied to a decoder 35, and the display section 4 is thereby driven.
他方のスイツチ44およびインバータ45は機
器A,Bごとに切り換えられるものであり、機器
Aにおいてはこの切換えスイツチ44の共通接点
cが切換え接点aに接続され、機器Bにおいては
この共通接点cが切換え接点bに接続されるよう
になつている。この切換え接点bにはシフトレジ
スタ37の最下位ビツトが直接供給され、切換え
接点aにはインバータ5を介して供給されてい
る。シフトレジスタ37の最下位ビツトは第7図
Eに示すように機器の種類に対応した信号であ
り、この結果対応する機器AまたはBのみが制御
信号に制御されるようになつている。 The other switch 44 and inverter 45 are switched for each device A and B. In device A, the common contact c of the changeover switch 44 is connected to the changeover contact a, and in device B, the common contact c is connected to the changeover contact a. It is designed to be connected to contact b. The least significant bit of the shift register 37 is directly supplied to the switching contact b, and is supplied via the inverter 5 to the switching contact a. The least significant bit of the shift register 37 is a signal corresponding to the type of device as shown in FIG. 7E, so that only the corresponding device A or B is controlled by the control signal.
例えば第7図Eに示すように制御信号の最終ビ
ツトが“H”の場合には機器Aのみが制御され
る。すなわち機器Aでは第4図に実線で示すよう
に切換えスイツチ44の共通接点cが切換え接点
aに接続されているためアンド回路43に“H”
が供給され、この結果第5図Eに示すフリツプフ
ロツプ38のQ出力の立下りでシフトレジスタ3
7の内容がラツチ4にラツチされるようになつて
いる。したがつて表示部4が確実に制御される。 For example, as shown in FIG. 7E, when the final bit of the control signal is "H", only device A is controlled. In other words, in device A, the common contact c of the changeover switch 44 is connected to the changeover contact a, as shown by the solid line in FIG.
As a result, at the falling edge of the Q output of the flip-flop 38 shown in FIG. 5E, the shift register 3
The contents of 7 are latched into latch 4. Therefore, the display section 4 can be controlled reliably.
これに対し機器Bにおいては破線で示すように
切換えスイツチ44の共通接点cが切換え接点b
に接続されるためアンド回路43の第2入力端子
には“L”が供給され、この結果アンド回路43
の出力は常に“L”となりシフトレジスタ37の
内容がラツチ回路34にラツチされないのであ
る。この結果機器Bにおいては表示部4が制御さ
れることがない。 On the other hand, in device B, as shown by the broken line, the common contact c of the changeover switch 44 is connected to the changeover contact b.
, so "L" is supplied to the second input terminal of the AND circuit 43, and as a result, the AND circuit 43
The output of the shift register 37 is always "L" and the contents of the shift register 37 are not latched by the latch circuit 34. As a result, in device B, the display section 4 is not controlled.
第6図はこのマルチ制御の送信部を示すもので
この図においてキー入力回路46、エンコーダ4
7、オア回路22および遅延回路23は第4図の
回路31,32,6,5にそれぞれ対応し、ここ
では説明を省略する。そして遅延回路23の出力
はインバータ48を介してパルス発生器49に供
給され、この遅延回路23の定めるタイミングで
パルスが生成され、このパルスがオア回路50を
介してシフトレジスタ51にリセツト信号として
供給される。そしてクロツク発生器52およびカ
ウンタ53はこのシフトレジスタ51のシフトク
ロツクを生成するためのものであり、他のカウン
タ54、アンド回路55、およびフリツプフロツ
プ56はこのシフトレジスタ51のシリアルデー
タの送出タイミングを決定するウインドウパルス
を生成するためのものである。 FIG. 6 shows the transmitting section of this multi-control. In this figure, a key input circuit 46, an encoder 4
7. The OR circuit 22 and the delay circuit 23 correspond to the circuits 31, 32, 6, and 5 in FIG. 4, respectively, and their explanation will be omitted here. The output of the delay circuit 23 is then supplied to a pulse generator 49 via an inverter 48, which generates a pulse at a timing determined by the delay circuit 23, and this pulse is supplied via an OR circuit 50 to a shift register 51 as a reset signal. be done. A clock generator 52 and a counter 53 are used to generate a shift clock for this shift register 51, and another counter 54, an AND circuit 55, and a flip-flop 56 determine the sending timing of serial data from this shift register 51. This is for generating window pulses.
すなわちクロツク発生器からのクロツク発(第
7図A)がカウンタ53に供給される。カウンタ
53は、パルス発生器49のパルスによりリセツ
トされ以降このクロツクを計数する。そしてこの
カウンタ53のQB出力(第7図C)がシフトレ
ジスタ51にシフトクロツクとして供給される。
カウンタ53のQB出力は後段のカウンタ54に
も供給され、カウンタ54はこのQB出力を計数
する。このカウンタ54も前段のカウンタ53と
同様にパルス発生器49のパルスによりリセツト
されそのQA,QB,QCの各出力がアンド回路55
を介してフリツプフロツプ56およびシフトレジ
スタ51にリセツト信号として供給される。この
結果フリツプフロツプ56の出力は第7図Dに示
すように所定の単位期間“H”となる信号となり
これがアンド回路21に供給されこの単位時間だ
けシフトレジスタ51のシリアルデータをエンベ
ローブとする信号がトランジスタ25のベースに
供給される。この場合アンド回路21の他の入力
端子にはキヤリア信号入力端子27を介して例え
ば40KHzのキヤリアが供給される。そしてこのト
ランジスタ25に駆動されて発光ダイオード26
が駆動され、第7図Eに示すようなコード化され
たパルス信号を赤外線として送出する。 That is, the clock signal from the clock generator (FIG. 7A) is supplied to the counter 53. The counter 53 is reset by a pulse from the pulse generator 49 and thereafter counts this clock. The Q B output of this counter 53 (FIG. 7C) is supplied to the shift register 51 as a shift clock.
The Q B output of the counter 53 is also supplied to a subsequent counter 54, and the counter 54 counts this Q B output. This counter 54 is also reset by the pulse of the pulse generator 49 like the counter 53 in the previous stage, and each output of Q A , Q B , and Q C is sent to the AND circuit 55.
The signal is supplied as a reset signal to the flip-flop 56 and shift register 51 via. As a result, the output of the flip-flop 56 becomes a signal that becomes "H" for a predetermined unit period as shown in FIG. Supplied on a base of 25. In this case, a carrier of, for example, 40 KHz is supplied to the other input terminal of the AND circuit 21 via the carrier signal input terminal 27. The light emitting diode 26 is driven by this transistor 25.
is driven and sends out a coded pulse signal as shown in FIG. 7E as infrared rays.
このような第4図および第6図に示すマルチ制
御の遠隔制御システムにおいては受信側の切換え
スイツチ44の切り換えにより対応する制御信号
のみを受信し、この受信信号に基づいて所望の制
御が行えるようにできる。 In such a multi-control remote control system shown in FIGS. 4 and 6, only the corresponding control signal is received by switching the changeover switch 44 on the receiving side, and desired control can be performed based on this received signal. Can be done.
しかしながらこのような遠隔制御システムにお
いても第2図および第3図で示した場合と同様な
問題が生じる。すなわち送信部で送信された制御
信号が反射されそのまま送信部に受信された場合
には受信部でなんら制御が実行されないにもかか
わらずあたかもその応答がなされたように判断さ
れ得るからである。 However, even in such a remote control system, problems similar to those shown in FIGS. 2 and 3 occur. That is, if the control signal transmitted by the transmitter is reflected and received as is by the transmitter, it may be determined that a response has been made even though no control is executed by the receiver.
この発明はこのような事情を考慮してなされた
ものであり、双方向の遠隔制御を行う場合に反射
波により不都合を解消できるようにした遠隔制御
装置を提供することを目的としている。 The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a remote control device that can eliminate inconveniences due to reflected waves when performing bidirectional remote control.
以下本発明遠隔制御装置の一実施例について第
8図〜第11図を参照しながら説明しよう。なお
第8図および第10図においてそれぞれ第2図お
よび第3図に対応する箇所にはそれぞれ対応する
符号を付して詳細な説明を省略する。 An embodiment of the remote control device of the present invention will be described below with reference to FIGS. 8 to 11. Note that in FIGS. 8 and 10, parts corresponding to those in FIGS. 2 and 3, respectively, are given corresponding symbols, and detailed explanations are omitted.
第8図は本列の受信部を示し、この図において
は表示部4の表示内容、すなわちラツチ3にラツ
チされているデータをエンコーダ61に転送す
る。そしてこのエンコーダでエンコードしたデー
タをシフトレジスタ62にパラレルデータとして
転送する。他方クロツク発生器63からのクロツ
ク(第9図D)をカウンタ64に供給し、このカ
ウンタ64のQC出力をアンド回路65の第1入
力端子に供給する。このアンド回路65の、第2
入力端子に上述クロツク発生器63のクロツクを
インバータ66を介して供給する。そしてこのア
ンド回路65の出力をシフトレジスタ62のシフ
トトクロツクとして供給する。この場合シフトレ
ジスタ62にパラレルデータとして転送されたデ
ータ、すなわち表示部4の表示内容はシフトレジ
スタ62の出力からシリアルデータとしてアンド
回路69に供給される。またオア回路13の出力
はインバータ66を介したのちフリツプフロツプ
67にセツト信号として供給される。そしてこの
フリツプフロツプ67のリセツト信号としてカウ
ンタ64のQD出力が供給される。このフリツプ
フロツプ67のQ出力もアンド回路69に供給さ
れウインドウパルスとされる。このアンド回路6
9にはキヤリヤ信号入力端子70を介して例えば
40KHzのキヤリヤが供給され、このアンド回路6
9の出力がトランジスタ71のベースに供給され
る。そしてこのトランジスタ71の駆動により赤
外線発光ダイオード72が点灯させられる。 FIG. 8 shows the receiving section of this column, in which the display contents of the display section 4, that is, the data latched in the latch 3, are transferred to the encoder 61. The data encoded by this encoder is then transferred to the shift register 62 as parallel data. On the other hand, the clock from the clock generator 63 (FIG. 9D) is supplied to a counter 64, and the Q C output of this counter 64 is supplied to the first input terminal of an AND circuit 65. The second
The clock of the above-mentioned clock generator 63 is supplied to the input terminal via an inverter 66. The output of the AND circuit 65 is then supplied as a shift clock to the shift register 62. In this case, the data transferred to the shift register 62 as parallel data, that is, the display content of the display section 4, is supplied from the output of the shift register 62 to the AND circuit 69 as serial data. Further, the output of the OR circuit 13 is supplied to a flip-flop 67 as a set signal after passing through an inverter 66. The QD output of the counter 64 is supplied as a reset signal for the flip-flop 67. The Q output of this flip-flop 67 is also supplied to an AND circuit 69 and used as a window pulse. This AND circuit 6
9 through a carrier signal input terminal 70, for example.
A 40KHz carrier is supplied, and this AND circuit 6
The output of 9 is supplied to the base of transistor 71. By driving this transistor 71, the infrared light emitting diode 72 is turned on.
また本例ではオア回路13の出力をインバータ
66を介してモノマルチ68に供給する。このモ
ノマルチ68は第9図Cにすようにラツチタイミ
ング以降立下り、発光ダイオード72の点灯が終
了するまで“L”となるものであり、このモノマ
ルチ68の出力がカウンタ10のイネーブル端子
に供給される。そしてモノマルチ68の出力が第
9図Cに示すように“L”となつているあいだに
はカウンタ10が計数動作を行わないようにし、
これによつて自からの光ダイオード72の応答信
号を受信しないようになつている。換言すれば、
応答信号送出時に送信側から新たな制御信号が送
られてきたとしても、そして、応答信号の反射波
と制御信号とが混信するという事態が発生したと
しても、何ら不都合はない。応答信号がなくなる
まで、すなわち混信が解消するまでは受信側で受
信がなされないのである。 Further, in this example, the output of the OR circuit 13 is supplied to a monomulti 68 via an inverter 66. As shown in FIG. 9C, this monomulti 68 falls after the latch timing and remains "L" until the light emitting diode 72 finishes lighting. Supplied. Then, while the output of the monomulti 68 is at "L" as shown in FIG. 9C, the counter 10 is prevented from performing counting operation.
This prevents the response signal from the photodiode 72 from being received from itself. In other words,
Even if a new control signal is sent from the transmitting side at the time of sending the response signal, and even if a situation occurs where the reflected wave of the response signal and the control signal interfere with each other, there is no problem. The receiving side does not receive the signal until there is no response signal, that is, until the interference is resolved.
第10図は送信部を示し、この図において81
は赤外線を受光するフオトダイオードを示し、8
2は共振回路を示す。そしてこのフオトダイオー
ド81のアノードに得られる受光出力をアンプ8
3を介してカウンタ84に供給する。そしてこの
カウンタ84の計数内容をデコーダ85を介して
デコードしそののちラツチ86に転送する。また
アンプ83の出力をモノマルチ87に供給し、こ
のモノマルチ87の出力をラツチ86に供給す
る。そしてこの場合モノマルチ87は制御信号の
単位時間に応じたパルス幅を有するものであり、
この結果最初のパルスが到来したのち単位時間後
にラツチ86にデータが転送され、以降そのデー
タにより表示部89が駆動されるようになつてい
る。 FIG. 10 shows the transmitting section, in which 81
indicates a photodiode that receives infrared light, and 8
2 indicates a resonant circuit. Then, the light receiving output obtained at the anode of this photodiode 81 is sent to an amplifier 8.
3 to the counter 84. The counted contents of counter 84 are decoded via decoder 85 and then transferred to latch 86. Further, the output of the amplifier 83 is supplied to a monomulti 87, and the output of the monomulti 87 is supplied to a latch 86. In this case, the monomulti 87 has a pulse width corresponding to the unit time of the control signal,
As a result, data is transferred to the latch 86 a unit time after the first pulse arrives, and the display section 89 is thereafter driven by the data.
またモノマルチ87の出力をインバータ90を
介してアンド回路21に供給している(第11図
L)。この結果上述単位時間のあいだには発光ダ
イオード26から送信が行われないようになつて
いる。 Further, the output of the monomulti 87 is supplied to the AND circuit 21 via an inverter 90 (FIG. 11L). As a result, no transmission is performed from the light emitting diode 26 during the above-mentioned unit time.
またカウンタ18のQC出力(第11図E)を
モノマルチ911に供給し、このモノマルチ91
の出力をカウンタ84のイネーブル端子に供給し
ている。このカウンタ18のQC出力はすでに述
べたように送信用のウインドウパルスを形成する
もので、この出力をカウンタ84のイネーブル端
子に供給することにより発光ダイオード26から
の送信時にはカウンタ84が計数動作を停止し、
この結果発光ダイオード26の制御信号を受信す
ることがないようになつている。 In addition, the Q C output of the counter 18 (Fig. 11E) is supplied to the mono multi 911, and this mono multi 91
The output of the counter 84 is supplied to the enable terminal of the counter 84. As mentioned above, the QC output of this counter 18 forms a window pulse for transmission, and by supplying this output to the enable terminal of the counter 84, the counter 84 performs a counting operation when transmitting from the light emitting diode 26. stop,
As a result, the control signal for the light emitting diode 26 is not received.
つぎにこの実施例の動作について説明する。ま
ず送信部においてキー入力回路14を操作し、例
えばこの結果エンコーダ15の出力として
「1110」のエンコードデータを得たとする。そう
するとシフトレジスタ16からはシリアルデータ
として第11図に示すような信号が得られる。
すなわち最初3ビツトが“H”で、4ビツトめが
“L”の信号である。このような信号によりキヤ
リアを変調して発光ダイオード26を駆動し送信
を行う。 Next, the operation of this embodiment will be explained. First, it is assumed that the key input circuit 14 is operated in the transmitting section, and as a result, encoded data of "1110" is obtained as the output of the encoder 15. Then, a signal as shown in FIG. 11 is obtained from the shift register 16 as serial data.
That is, the first three bits are "H" and the fourth bit is "L". Such a signal modulates the carrier and drives the light emitting diode 26 for transmission.
受信側では送信信号をフオトダイオード7で受
信しアンプ9の出力として第9図Aにす信号を得
る。これは第11図に対応したものである。こ
のようなパルス列はカウンタ10に供給されさら
にこのカウンタ10の出力がデコーダ11を介し
てデコードされ例えば「0010」の出力とされこれ
がラツチ3にラツチされる。そしてこれに応じて
例えばCのランプが表示部4で点灯される。 On the receiving side, the transmitted signal is received by the photodiode 7, and the signal shown in FIG. 9A is obtained as the output of the amplifier 9. This corresponds to FIG. 11. Such a pulse train is supplied to a counter 10, and the output of this counter 10 is further decoded via a decoder 11 to produce, for example, an output of "0010", which is latched into a latch 3. In response to this, for example, a lamp C is turned on on the display section 4.
さらにラツチ3のデータがエンコーダ61にも
供給され、ここでエンコードされ、「1110」の信
号を得る。そしてこの信号をシフトレジスタ62
でシリアルデータに変換してアンド回路69に供
給し、ここでキヤリアをこのパルス列で変調して
トランジスタ71を駆動し第9図Fにす信号を発
光ダイオード72から応答させるのである。 Furthermore, the data of latch 3 is also supplied to encoder 61, where it is encoded to obtain a signal of "1110". Then, this signal is transferred to the shift register 62.
The signal is converted into serial data and supplied to the AND circuit 69, where the carrier is modulated by this pulse train to drive the transistor 71 and cause the light emitting diode 72 to respond with the signal shown in FIG. 9F.
この場合カウンタ10はモノマルチ68の出力
によつて計数停止されているのでラツチ3の内容
はそのままとされる。すなわちもし発光ダイオー
ド72の送信信号がフオトダイオード7で誤つて
受信されたとしてもなんら不都合がない。 In this case, since the counter 10 is stopped by the output of the monomulti 68, the contents of the latch 3 remain unchanged. That is, even if the transmission signal from the light emitting diode 72 is received by the photodiode 7 by mistake, there will be no problem.
送信部では以上のように受信部の発光ダイオー
ド72で送信された信号をフオトダイオード81
で受信する。この信号は「1110」のパルス列であ
り、これをカウンタ84で計数して「110」の計
数出力を得、これをデコーダでデコードし
「0010」のデータを得る。そしてこれをラツチ回
路でラツチすると前述表示部4のランプCに対応
した表示を行える。すなわち受信部で応答した信
号を受信し、その内容を表示部89で確認できる
のである。 In the transmitting section, the signal transmitted by the light emitting diode 72 of the receiving section is transmitted to the photodiode 81 as described above.
Receive at. This signal is a pulse train of "1110", which is counted by the counter 84 to obtain a count output of "110", which is decoded by a decoder to obtain data of "0010". When this is latched by a latch circuit, a display corresponding to the lamp C of the display section 4 described above can be made. That is, the receiving section receives the response signal, and the contents can be confirmed on the display section 89.
以上述べたように本発明遠隔制御装置によれば
送信部で制御信号を送信しているときに送信部で
の受信を禁止しこれによつて誤動作を防止でき
る。すなわち送信部で送信されたデータが反射さ
れて送信部に送信されてきたとしても、このタイ
ミングでは送信部の受信動作が禁止されているの
で、これをあたかも受信部の応答信号としこれに
よつて誤つた表示を行うということがない。 As described above, according to the remote control device of the present invention, when the transmitter is transmitting a control signal, reception at the transmitter is prohibited, thereby preventing malfunctions. In other words, even if the data transmitted by the transmitter is reflected and transmitted to the transmitter, since the transmitter's receiving operation is prohibited at this timing, this is treated as a response signal for the receiver. There is no possibility of incorrect display.
また、本列では受信部が応答信号を送出してい
るときには、その受信部での受信動作が禁止され
る。このため応答信号送出中にその応答信号の反
射波と制御信号とが混信し、誤つた制御信号が形
生されたとしても何ら不都合はない。 Furthermore, in this series, when a receiving section is sending out a response signal, the receiving operation at that receiving section is prohibited. Therefore, even if the reflected wave of the response signal and the control signal interfere with each other while the response signal is being sent, and an erroneous control signal is generated, there is no problem.
つぎに本発明の第2の実施例について第12図
および第13図を参照しながら説明しよう。 Next, a second embodiment of the present invention will be described with reference to FIGS. 12 and 13.
本列はマイクロコンピユータを用いて送信部お
よび受信部を構成した場合であり、プログラムの
内容に応じて送信部、受信部のいずれも構成する
ことができる。ここでは説明の便宜上第12図構
成例を受信部としておく。そして、第12図にお
いて、第8図と対応する箇所には対応する符号を
付してそれぞれの詳細説明を省略する。 This series shows a case where the transmitting section and the receiving section are configured using a microcomputer, and both the transmitting section and the receiving section can be configured depending on the contents of the program. Here, for convenience of explanation, the configuration example shown in FIG. 12 is used as a receiving section. In FIG. 12, portions corresponding to those in FIG. 8 are designated by corresponding reference numerals, and detailed description thereof will be omitted.
第12図において、マイクロコンピユータ10
1はALU(算術論理演算部)102,RAM(ラン
ダムアクセスメモリ)103およびROM(リー
ドオンメモリ)104等からなつている。ROM
104には受信動作を行うためプログラムが記録
されており、このプログラムに基づいてデータの
入出力やALU102の演算等が実行される。 In FIG. 12, the microcomputer 10
1 consists of an ALU (arithmetic and logic unit) 102, a RAM (random access memory) 103, a ROM (read-on memory) 104, and the like. ROM
A program is recorded in 104 for performing a receiving operation, and data input/output, calculations of ALU 102, etc. are executed based on this program.
すなわち、フオトダイオード7の受光出力がシ
リアルな入力ポート105を介してコンピユータ
101に供給され、この受光出力のデータがコン
ピユータ101内で演算処理され、この結果、表
示部4の制御を行う信号が形成される。そして、
この制御用データがパラレルな出力ポート106
を介して表示部4に供給され、表示部4の点灯が
制御される。 That is, the light reception output of the photodiode 7 is supplied to the computer 101 via the serial input port 105, and the data of this light reception output is processed in the computer 101, and as a result, a signal for controlling the display section 4 is formed. be done. and,
This control data is parallel output port 106
The light is supplied to the display section 4 via the display section 4, and the lighting of the display section 4 is controlled.
他方、この制御用データはシリアルな出力ポー
ト107を介してアンド回路69にも所定のタイ
ミングで送出され、これが応答信号として発光ダ
イオード72から投光される。この場合フオトダ
イオード7の受光出力は割込ポート108にも供
給され、このフオトダイオード7の受光動作中は
発光ダイオード72の点灯が行われないようにな
つている。これは、第8図例について述べたよう
に、応答信号の反射波が送信制御信号と混信して
別異の制御信号として受信されるおそれがあり、
このような事態を防止するためである。 On the other hand, this control data is also sent to the AND circuit 69 at a predetermined timing via the serial output port 107, and is emitted from the light emitting diode 72 as a response signal. In this case, the light receiving output of the photodiode 7 is also supplied to the interrupt port 108, and the light emitting diode 72 is not turned on while the photodiode 7 is in the light receiving operation. This is because, as described in the example in Fig. 8, the reflected wave of the response signal may interfere with the transmitted control signal and be received as a different control signal.
This is to prevent such a situation.
また、応答信号送出時には応答信号、具体的に
は点灯駆動信号が出力ポート107を介して割込
ポート108に帰還されるようになつている。こ
のため、この場合にも混信による不具合がない。 Furthermore, when a response signal is sent out, the response signal, specifically the lighting drive signal, is fed back to the interrupt port 108 via the output port 107. Therefore, there is no problem due to interference in this case as well.
なお、第12図では受信部についてのみ説明し
たが、ROM102のプログラムを変更する等す
れば、これを送信部とすることができることは容
易に理解できるであろう。 Although only the receiving section has been described in FIG. 12, it will be easily understood that this can be used as the transmitting section by changing the program in the ROM 102.
そして、このようなシステムにおいて、第13
図Aに示すように4個のパルスからなる信号が送
信部から送信されると、受信部のフオトダイオー
ド7で第13図Dに示す信号が受信される。そし
て、受信部ではこの制御用信号に基づいて制御が
実行され、これと同時に第13図Bに示す応答信
号を送出する。これは図示のとおり制御用信号と
同様に4個のパルスからなるものである。そし
て、この応答信号は第13図Cに示すように送信
部で受信される。 In such a system, the 13th
When a signal consisting of four pulses is transmitted from the transmitter as shown in FIG. 13A, a signal shown in FIG. 13D is received by the photodiode 7 of the receiver. Then, in the receiving section, control is executed based on this control signal, and at the same time, a response signal shown in FIG. 13B is sent out. As shown in the figure, this signal consists of four pulses like the control signal. This response signal is then received by the transmitter as shown in FIG. 13C.
本例においても第8図および第10図の例と同
様の作用効果を得ることはもちろんである。 Of course, this example also provides the same effects as the examples shown in FIGS. 8 and 10.
つぎに、本発明をマルチ制御のシステムに適用
した他の実施例について第14図以降の図面を参
照しながら説明しよう。 Next, another embodiment in which the present invention is applied to a multi-control system will be described with reference to the drawings from FIG. 14 onwards.
第14図はこのシステムの概要を示すもので、
この図においては、単一の送信系111でA受信
系112AおよびB受信系112Bの双方をリモ
ートコントロールできるようにしている。すなわ
ち、送信系111からの制御信号を赤外線投光部
113を介してA受信系112AおよびB受信系
112Bに送信する。A受信系112Aでは受光
部116Aでこの制御信号を受信し、こののち所
望の制御を実行する。そして、この実行と同時に
投光部115Aから応答信号を投光する。この応
答信号は送信系111の受光部114で受光さ
れ、この結果、送信系111で制御状態を判別し
うる。B受信系112Bも受光部116Bおよび
投光部115Bを有し、このB受信系112Bに
関しても同様の構成とされる。 Figure 14 shows an overview of this system.
In this figure, a single transmitting system 111 can remotely control both the A receiving system 112A and the B receiving system 112B. That is, a control signal from the transmission system 111 is transmitted to the A reception system 112A and the B reception system 112B via the infrared projector 113. In the A receiving system 112A, the light receiving section 116A receives this control signal, and thereafter executes desired control. Simultaneously with this execution, a response signal is projected from the light projecting section 115A. This response signal is received by the light receiving section 114 of the transmitting system 111, and as a result, the transmitting system 111 can determine the control state. The B receiving system 112B also has a light receiving section 116B and a light projecting section 115B, and the B receiving system 112B has a similar configuration.
もちろん、そのままでは、A受信系112Aお
よびB受信系112Bを個別に制御させることは
できない。A受信系112Aで受信される制御信
号は当然B受信系112Bでも受信され、同一の
制御が実行されてしまうのである。そこで、本例
では、制御信号および応答信号として第15図に
示すフオーマツトの信号を採用している。 Of course, the A receiving system 112A and the B receiving system 112B cannot be individually controlled as is. Naturally, the control signal received by the A receiving system 112A is also received by the B receiving system 112B, and the same control is executed. Therefore, in this example, signals in the format shown in FIG. 15 are used as the control signal and the response signal.
このフオーマツトは第15図に示すように、ス
タートビツト、データビツト、受信系判別ビツト
およびマスタ・スレーブ判別ビツトからなつてい
る。具体的にはスタートビツトが1ビツト、デー
タビツトが4ビツト、受信系判別ビツトが2ビツ
ト、マスタ・スレーブ判別ビツトが1ビツトであ
り、全体で7ビツト構成となる。受信系判別ビツ
ト“H”でA受信系112Aに対応することを示
し、“L”でB受信系112Bに対応することを
示す。マスタ・スレーブ判別ビツトは“H”で送
信系111からの信号であるこを示し、“L”で
A受信系112AまたはB受信系112Bからの
信号であることを示す。 As shown in FIG. 15, this format consists of a start bit, data bit, receiving system discrimination bit, and master/slave discrimination bit. Specifically, the start bit is 1 bit, the data bit is 4 bits, the reception system discrimination bit is 2 bits, and the master/slave discrimination bit is 1 bit, resulting in a total of 7 bits. The receiving system discrimination bit "H" indicates that it corresponds to the A receiving system 112A, and "L" indicates that it corresponds to the B receiving system 112B. The master/slave discrimination bit is "H" to indicate that the signal is from the transmitting system 111, and "L" to indicate that the signal is from the A receiving system 112A or the B receiving system 112B.
A受信系112Aでは、受光部116Aで受光
した信号のマスタ・スレーブ判別ビツトが“L”
であれば受信を行わない。“L”であれば、それ
は自からの応答信号の反射波からB受信系112
Bの応答信号であるからである。そして、さらに
受信系判別ビツト“L”であれば受信を行わな
い。それはB受信系11Bへの制御信号だからで
ある。A受信系112Aではマスタ・スレーブ判
別ビツトおよび受信系判別ビツトの双方とも
“H”のときのみ受信が行われ、制御が実行され
る。 In the A receiving system 112A, the master/slave discrimination bit of the signal received by the light receiving section 116A is "L".
If so, no reception is performed. If it is “L”, it is from the reflected wave of the response signal from the B receiving system 112.
This is because it is a response signal of B. Further, if the reception system discrimination bit is "L", no reception is performed. This is because it is a control signal to the B receiving system 11B. In the A reception system 112A, reception is performed and control is executed only when both the master/slave discrimination bit and the reception system discrimination bit are "H".
また、B受信系112Bでは同様の要請から、
マスタ・スレーブ判別ビツトが“H”であり、か
つ受信系判別ビツトが“L”であるときのみ受信
が行われる。 In addition, in the B receiving system 112B, due to the same request,
Reception is performed only when the master/slave discrimination bit is "H" and the reception system discrimination bit is "L".
他方、送信系111ではマスタ・スレーブ判別
ビツトが“L”のとき受光部114で受光した信
号を受信する。その信号はA受信系112Aまた
はB受信系112Bから送信された応答信号であ
るからである。そして、この受信信号はその受信
系判別ビツトに基づいてA受信系112Aの応答
信号かまたはB受信系112Bの応答信号かを判
別される。この結果、送信系111で両受信系1
12A,112Bの制御状態を紛れることなく判
断することができる。 On the other hand, the transmitting system 111 receives the signal received by the light receiving section 114 when the master/slave discrimination bit is "L". This is because the signal is a response signal transmitted from the A receiving system 112A or the B receiving system 112B. Then, this received signal is determined whether it is a response signal of the A reception system 112A or a response signal of the B reception system 112B based on the reception system determination bit. As a result, both receiving systems 1 and 1 in the transmitting system 111
The control states of 12A and 112B can be determined without any confusion.
本例では送信系111からの制御信号のマス
タ・スレーブ判別ビツトが常に“H”であり、
“H”のときには送信系111で受信を行わない
ようにしている。したがつて、送信系111で自
からの制御信号の反射波を受信することがなく、
この結果、受信系112A,112Bの制御状態
を正しく判断することができる。 In this example, the master/slave discrimination bit of the control signal from the transmission system 111 is always "H",
When the signal is "H", the transmitting system 111 does not perform reception. Therefore, the transmission system 111 does not receive the reflected wave of the control signal from itself.
As a result, the control state of the receiving systems 112A and 112B can be correctly determined.
なお、第14図では、A受信系112Aおよび
B受信系112Bに個別に受光部11A,116
B、投光部115A,115Bを設けるようにし
たが、第16図に示すように単一の受光部116
および投光部115で済まし、これらを信号線で
A受信系112AおよびB受信系112Bに接続
するようにしてもよいことはもちろんである。第
16図においては第14図と対応する箇所に対応
する符号を付して説明を省略した。 In addition, in FIG. 14, the light receiving units 11A and 116 are individually installed in the A receiving system 112A and the B receiving system 112B.
B. Although the light projecting sections 115A and 115B are provided, a single light receiving section 116 is provided as shown in FIG.
Of course, it is also possible to suffice with the light projecting section 115 and the light projecting section 115, and connect these to the A receiving system 112A and the B receiving system 112B via signal lines. In FIG. 16, parts corresponding to those in FIG. 14 are given corresponding symbols, and their explanations are omitted.
第17図は第14図例のA受信系112Aを示
し、この図において、受光部116Aで受光され
た制御信号はシリアル・パラレル変換器121に
供給され、ここでパラレルなデータとされる。ま
た、この制御信号は入力判別回路122にも供給
される。この入力判別回路122は制御信号のス
タートビツトからマスタ・スレーブ判別ビツトに
わたる区間十分カバーするパルス幅の入力判別パ
ルスを形成するものであり、このパルスがゲート
回路123を介してラツチ124のクロツク端子
および送出制御回路125に供給されている。こ
こで、ラツチ124にはこのパルスのリアエンド
でデータが転送される。送出制御回路125では
この入力判別パルスのある間データの送出が禁止
される。 FIG. 17 shows the A receiving system 112A of the example shown in FIG. 14. In this figure, the control signal received by the light receiving section 116A is supplied to a serial/parallel converter 121, where it is converted into parallel data. This control signal is also supplied to the input discrimination circuit 122. This input discrimination circuit 122 forms an input discrimination pulse having a pulse width that sufficiently covers the period from the start bit of the control signal to the master/slave discrimination bit, and this pulse is passed through the gate circuit 123 to the clock terminal of the latch 124 and It is supplied to the transmission control circuit 125. Data is now transferred to latch 124 at the rear end of this pulse. The transmission control circuit 125 prohibits data transmission while this input determination pulse is present.
シリアル・パラレル変換器121のパラレル出
力のうちマスタ・スレーブ判別ビツトおよび受信
系判別ビツトは、それぞれマスタ・スレーブ判別
回路126および受信系判別回路127に供給さ
れる。ここで、マスタ・スレーブ判別ビツトが
“H”のときのみマスタ・スレーブ判別回路12
6はゲート信号をゲート回路123に供給する。
また、受信系判別ビツトが“H”のときのみ受信
判別回路127がゲート回路123にゲート信号
を供給する。そして、マスタ・スレーブ判別ビツ
トおよび受信系判別ビツトの双方が“H”のとき
のみ入力判別パルスを後段に送出するようにして
いる。 Of the parallel outputs of the serial/parallel converter 121, the master/slave discrimination bit and the reception system discrimination bit are supplied to a master/slave discrimination circuit 126 and a reception system discrimination circuit 127, respectively. Here, only when the master/slave discrimination bit is "H", the master/slave discrimination circuit 12
6 supplies a gate signal to the gate circuit 123.
Further, the reception discrimination circuit 127 supplies a gate signal to the gate circuit 123 only when the reception system discrimination bit is "H". The input discrimination pulse is sent to the subsequent stage only when both the master/slave discrimination bit and the receiving system discrimination bit are "H".
シリアル・パラレル変換器121のパラレル出
力のうちのデータビツトはマルチプレクサ128
を介してラツチ124に転送され、こののちデコ
ーダ129に転送される。そして所望の制御が行
われる。ここでは表示部4のランプの点灯であ
る。 The data bits of the parallel output of the serial-to-parallel converter 121 are sent to the multiplexer 128.
The signal is transferred to latch 124 via latch 124, and then transferred to decoder 129. Then, desired control is performed. Here, the lamp of the display section 4 is turned on.
他方、ラツチ124の一時記憶されたデータ
は、パラレル・シリアル変換器130にも供給さ
れる。このパラレル・シリアル変換器130に
は、受信系判別ビツト生成回路131およびマス
タ・スレーブ判別ビツト生成回路132からそれ
ぞれ“H”,“L”の信号が送出されている。そし
て、この結果データビツトに受信系判別ビツトお
よびマスタ・スレーブ判別ビツトが付加され、さ
らにスタートビツトを付加して応答信号としての
フオーマツトが形成される。このうち、このフオ
ーマツトの応答信号が送出制御回路125および
投光部115Aを介して送信系に送信される。こ
の場合、受光部116Aで受光を行つている間は
入力判別パルスにより応答信号の送出が禁止され
る。 On the other hand, the buffered data in latch 124 is also provided to parallel-to-serial converter 130. "H" and "L" signals are sent to the parallel-serial converter 130 from a reception system discrimination bit generation circuit 131 and a master/slave discrimination bit generation circuit 132, respectively. As a result, a reception system discrimination bit and a master/slave discrimination bit are added to the data bits, and a start bit is further added to form a format as a response signal. Among these, the response signal in this format is transmitted to the transmission system via the transmission control circuit 125 and the light projector 115A. In this case, while the light receiving section 116A is receiving light, the input determination pulse prohibits the sending of the response signal.
なお、第17図ではA受信系112Aについて
のみ説明したが、若干の変更によりこれをB受信
系112Bに適用しうることは容易に理解しうる
であろう。 Although only the A receiving system 112A has been described in FIG. 17, it will be easily understood that this can be applied to the B receiving system 112B with some modifications.
第18図は第14図の送信系111を示すもの
で、この図において、キー入力回路14のキー出
力(キーエンコード後の出力)はパラレルシリア
ル変換器141に送出される。142,143は
受信系判別ビツト生成回路およびマスタ・スレー
ブ判別ビツト生成回路であり、これら回路14
2,143の出力もパラレル・シリアル変換回路
141に供給される。この結果、第15図に示す
ようなフオーマツトの制御信号を得る。この場
合、マスタ・スレーブ判別ビツト生成回路143
の出力は常に“H”である。受信系判別ビツト生
成回路142の出力は制御対象がどちらの受信系
112A,112Bかにより“H”または“L”
となる。A受信系112Aでは“H”、B受信系
112Bでは“L”である。 FIG. 18 shows the transmission system 111 of FIG. 14, and in this figure, the key output (output after key encoding) of the key input circuit 14 is sent to the parallel-to-serial converter 141. 142 and 143 are a reception system discrimination bit generation circuit and a master/slave discrimination bit generation circuit, and these circuits 14
The output of 2,143 is also supplied to the parallel/serial conversion circuit 141. As a result, a control signal in the format shown in FIG. 15 is obtained. In this case, the master/slave discrimination bit generation circuit 143
The output of is always "H". The output of the receiving system discrimination bit generation circuit 142 is "H" or "L" depending on which receiving system 112A or 112B is being controlled.
becomes. It is "H" in the A receiving system 112A, and "L" in the B receiving system 112B.
パラレル・シリアル変換器141のシリアル出
力は送出制御回路144を介して投光部113に
供給され、この結果A受信系112AまたはB受
信系112Bに制御信号が送信される。 The serial output of the parallel-serial converter 141 is supplied to the light projector 113 via the transmission control circuit 144, and as a result, a control signal is transmitted to the A receiving system 112A or the B receiving system 112B.
他方、A受信系112AまたはB受信系112
Bからの応答信号は受光部114で受光される。
この受光出力はシリアル・パラレル変換器145
に供給されて、ここでパラレルデータとされる。
そして、このパラレルデータのうちデータビツト
がデコーダ146に送出される。このデコーダ1
46の出力はラツチ147を介して表示部89に
送出され、この結果、受信系112A,112B
の制御状態を示す表示が行われる。他方、受信系
判別ビツトは他のデコーダ148を介して受信系
表示部149に送出され、この結果応答信号の送
信源が受信系112A,112Bのいずれである
かが表示される。 On the other hand, the A receiving system 112A or the B receiving system 112
The response signal from B is received by the light receiving section 114.
This received light output is sent to the serial/parallel converter 145.
The data is then supplied to the computer, where it is converted into parallel data.
Data bits of this parallel data are then sent to decoder 146. This decoder 1
The output of 46 is sent to the display section 89 via the latch 147, and as a result, the output of the receiving system 112A, 112B
A display indicating the control status is displayed. On the other hand, the reception system discrimination bit is sent to the reception system display section 149 via another decoder 148, and as a result, it is displayed whether the transmission source of the response signal is the reception system 112A or 112B.
この場合、マスタ・スレーブ判別ビツトはラツ
チ147のクロツク端子に遅延回路150を介し
て供給される。そして、このマスタ・スレーブ判
別ビツトが“L”のときのみラツチ147で一時
記憶が行われるようにしている。この結果、表示
部89には応答信号のみが表示され、他方、制御
信号の反射波がたとえ受光部114で受光されて
も、それはラツチ147に転送されず、この結
果、表示部89で誤つて表示されることがない。 In this case, the master/slave determination bit is supplied to the clock terminal of latch 147 via delay circuit 150. Temporary storage is performed by latch 147 only when this master/slave discrimination bit is "L". As a result, only the response signal is displayed on the display section 89, and on the other hand, even if the reflected wave of the control signal is received by the light receiving section 114, it is not transferred to the latch 147. It is never displayed.
なお、応答信号を受信中には入力判別回路15
1から送出制御回路144に禁止信号が供給さ
れ、この結果、制御信号が送信されないようにな
つている。 Note that while receiving the response signal, the input discrimination circuit 15
A prohibition signal is supplied from 1 to the transmission control circuit 144, and as a result, the control signal is not transmitted.
第19図は第17図受信系の具体例を示すもの
で、この図において第4図と対応する箇所には対
応する符号を付してそれぞれの詳細説明を省略す
る。 FIG. 19 shows a specific example of the receiving system shown in FIG. 17, and in this figure, parts corresponding to those in FIG. 4 are given corresponding symbols, and detailed explanation of each part is omitted.
第19図においては、インバータ161、パル
ス発生器162、フリツプフロツプ163、シフ
トレジスタ168、アンド回路164、トランジ
スタ165および発光ダイオード166等を付加
して応答信号を送信しうるようにしている。この
場合、シフトレジスタ168の第1ビツトを電源
電圧として“H”とし、第6ビツトをスイツチ1
67を介して電源電圧として“H”としている。
さらに第7ビツトを接地して“L”としている。
こうして、スタートビツト“H”、受信系判別ビ
ツト“H”、マスタ・スレーブ判別ビツト“L”
を形成するようにしているのである。 In FIG. 19, an inverter 161, a pulse generator 162, a flip-flop 163, a shift register 168, an AND circuit 164, a transistor 165, a light emitting diode 166, etc. are added so that a response signal can be transmitted. In this case, the first bit of the shift register 168 is set to "H" as the power supply voltage, and the sixth bit is set to "H" as the power supply voltage.
67, the power supply voltage is set to "H".
Furthermore, the 7th bit is grounded and set to "L".
In this way, the start bit is "H", the receiving system discrimination bit is "H", and the master/slave discrimination bit is "L".
We are trying to form the following.
本列においても応答信号を発光ダイオード16
6を介して送信しうることは容易に理解できるで
あろう。ここでは説明を繰り返さない。 In the main row, the response signal is also sent to the light emitting diode 16.
It will be easy to understand that the data can be transmitted via 6. I will not repeat the explanation here.
なお、本発明は上述実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更が
可能である。 Note that the present invention is not limited to the above-described embodiments, and various changes can be made without departing from the spirit thereof.
たとえばマルチ制御のシステムにおいてもマイ
クロコンピユータを用いて送信系および受信系を
構成してもよい。また、制御信号や応答信号を赤
外線以外で伝送するようにしてもよい。さらに、
第16図で示す例を拡張することも考えられる。
すなわち、単一の集中制御コンソールを受信系に
採用し、送信系とこのコンソールとの間で制御信
号および応答信号をワイヤレスで伝送するのであ
る。 For example, even in a multi-control system, a microcomputer may be used to configure the transmitting system and receiving system. Further, control signals and response signals may be transmitted using methods other than infrared rays. moreover,
It is also possible to extend the example shown in FIG. 16.
That is, a single centralized control console is employed as the receiving system, and control signals and response signals are transmitted wirelessly between the transmitting system and this console.
第1図は被制御系の例を示す構成図、第2図お
よび第3図はそれぞれ従来例を示す構成図、第4
図および第6図はそれぞれ他の従来例を示す構成
図、第5図および第7図はそれぞれ第4図および
第6図の説明に供する線図、第8図および第10
図はそれぞれ本発明遠隔制御装置の一実施例を示
す構成図、第9図および第11図はそれぞれ第8
図および第10図の説明に供する線図、第12図
は本発明遠隔制御装置の他の実施例を示す系統
図、第13図は第12図の説明に供する線図、第
14図はさらに他の実施例を示す系統図、第15
図は第14図の説明に供する線図、第16図は第
14図例の変形例を示す系統図、第17図および
第18図は第14図の要部をそれぞれ示す系統
図、第19図は第17図をさらに具体的に示す構
成図である。
7は制御信号を受光するフオトダイオード、2
6は制御信号を投光する発光ダイオード、72は
応答信号を投光する発光ダイオード、81は応答
信号を受光するフオトダイオード、91は送信部
での応答信号受信動作を制御信号投光時に禁止す
るモノマルチである。
Fig. 1 is a block diagram showing an example of a controlled system, Figs. 2 and 3 are block diagrams showing a conventional example, and Fig. 4 is a block diagram showing an example of a controlled system.
5 and 7 are line diagrams for explaining FIGS. 4 and 6, respectively, and FIGS. 8 and 10 are block diagrams showing other conventional examples, respectively.
Each figure is a block diagram showing one embodiment of the remote control device of the present invention, and FIGS. 9 and 11 are respectively 8
10, FIG. 12 is a system diagram showing another embodiment of the remote control device of the present invention, FIG. 13 is a line diagram for explaining FIG. 12, and FIG. 14 is a further diagram. System diagram showing other embodiments, No. 15
14 is a line diagram for explaining the example shown in FIG. 14, FIG. 16 is a system diagram showing a modification of the example shown in FIG. 14, FIGS. The figure is a configuration diagram showing FIG. 17 more specifically. 7 is a photodiode that receives a control signal; 2;
6 is a light emitting diode that emits a control signal; 72 is a light emitting diode that emits a response signal; 81 is a photodiode that receives the response signal; 91 is a transmitter that prohibits the response signal receiving operation when the control signal is transmitted. It's multi-purpose.
Claims (1)
手段を有する遠隔制御装置において、 上記被制御装置からの応答信号を受信する応答
信号受信手段を設けると共に、 上記制御信号の送信期間に上記応答信号受信手
段の動作を禁止する受信制御手段を設けたことを
特徴とする遠隔制御装置。[Scope of Claims] 1. A remote control device having a transmission means for transmitting a control signal to a controlled device, further comprising a response signal receiving means for receiving a response signal from the controlled device; A remote control device comprising a reception control means for prohibiting operation of the response signal reception means during a transmission period.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57025495A JPS58143692A (en) | 1982-02-19 | 1982-02-19 | Control signal transmitting and receiving device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57025495A JPS58143692A (en) | 1982-02-19 | 1982-02-19 | Control signal transmitting and receiving device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58143692A JPS58143692A (en) | 1983-08-26 |
JPH0331040B2 true JPH0331040B2 (en) | 1991-05-02 |
Family
ID=12167636
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57025495A Granted JPS58143692A (en) | 1982-02-19 | 1982-02-19 | Control signal transmitting and receiving device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58143692A (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0616607B2 (en) * | 1983-01-12 | 1994-03-02 | キヤノン株式会社 | Optical communication device |
JPS611951U (en) * | 1984-06-11 | 1986-01-08 | 矢崎総業株式会社 | remote control device |
JPH08204653A (en) * | 1995-01-30 | 1996-08-09 | Sharp Corp | Light receiver |
-
1982
- 1982-02-19 JP JP57025495A patent/JPS58143692A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS58143692A (en) | 1983-08-26 |
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