JPH0328724U - - Google Patents

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JPH0328724U
JPH0328724U JP8657890U JP8657890U JPH0328724U JP H0328724 U JPH0328724 U JP H0328724U JP 8657890 U JP8657890 U JP 8657890U JP 8657890 U JP8657890 U JP 8657890U JP H0328724 U JPH0328724 U JP H0328724U
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resistor
transistor
emitter
semiconductor substrate
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JP8657890U
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【図面の簡単な説明】
第１図はこの考案の抵抗内蔵トランジスタの実
施例を示す回路図、第２図は第１図に示した抵抗
内蔵トランジスタの構成を示す平面図、第３図は
第２図に示した抵抗内蔵トランジスタの−線
断面図、第４図及び第５図は第１図に示したこの
考案の抵抗内蔵トランジスタの実施例を示す回路
図、第６図はこの考案の抵抗内蔵トランジスタに
おけるＶｉ−Ｉｃ動作曲線の一例を示す図、第７
図は個別部品を用いた従来のリレードライブ回路
、第８図は個別部品を用いた従来のインバータ回
路を示す回路図である。 ２２……抵抗内蔵トランジスタ、２４……トラ
ンジスタ、２６……抵抗（第１の抵抗）、２８Ｂ
……ベース端子、２８Ｃ……コレクタ端子、２８
Ｅ……エミツタ端子、３０……抵抗（第２の抵抗
）、３２……半導体基板、３４……ベース、３６
……エミツタ、３８……酸化膜（絶縁層）、４０
……エミツタ電極（配線導体）、４２……電極（
配線導体）、４４……ベース電極。

Claims (1)

    【実用新案登録請求の範囲】
  1. 単一のトランジスタを形成可能な最小限の半導
    体基板を設置し、この半導体基板をコレクタ、前
    記半導体基板に選択的に形成された第１の導電領
    域をベース、このベースの内部に選択的に形成さ
    れた第２の導電領域をエミツタとする単一のトラ
    ンジスタを設置し、このトランジスタを覆う絶縁
    層上に薄膜抵抗からなる第１及び第２の抵抗を設
    置し、前記第１の抵抗の一端を前記ベースに配線
    導体を以て接続するとともに、前記第２の抵抗を
    前記トランジスタのベースとエミツタとの間に配
    線導体を以て接続し、前記半導体基板にコレクタ
    端子を設け、前記エミツタにはエミツタ電極、前
    記第１の抵抗の他端に前記ベースに対するベース
    電極を設けるとともに、前記エミツタ電極には前
    記半導体基板を収納する容器に形成されたエミツ
    タ端子がリードボンデイングにより電気的に接続
    され、前記ベース電極には前記容器に形成された
    ベース端子がリードボンデイングにより電気的に
    接続されてなることを特徴とする抵抗内蔵トラン
    ジスタ。
JP8657890U 1990-08-17 1990-08-17 Pending JPH0328724U (ja)

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JP8657890U JPH0328724U (ja) 1990-08-17 1990-08-17

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JPH0328724U true JPH0328724U (ja) 1991-03-22

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5011769A (ja) * 1973-06-02 1975-02-06
JPS5214384A (en) * 1975-07-24 1977-02-03 Nippon Denso Co Ltd Input resistor for protection of semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5011769A (ja) * 1973-06-02 1975-02-06
JPS5214384A (en) * 1975-07-24 1977-02-03 Nippon Denso Co Ltd Input resistor for protection of semiconductor device

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