JPH03234033A - Ｄｈｄ型ダイオードの製造方法 - Google Patents
Ｄｈｄ型ダイオードの製造方法Info
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- JPH03234033A JPH03234033A JP2030060A JP3006090A JPH03234033A JP H03234033 A JPH03234033 A JP H03234033A JP 2030060 A JP2030060 A JP 2030060A JP 3006090 A JP3006090 A JP 3006090A JP H03234033 A JPH03234033 A JP H03234033A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、整流用ダイオードなどの半導体装置の製造
方法に関する。
方法に関する。
（ロ）従来の技術
チップ上に形成された電極を、リードに圧接した状態で
パフケージに封入する半導体素子には、例えばＤ ＨＤ
（Ｄｏｕｂｌｅ １ｌｅａｔｓｉｎｋ Ｄｉｏｄｅ）
型のダイオードが知られている。このダイオードは、第
４図に示すように、１対のデュメット線（リード）ｄ、
、ｄ、を、それぞれダイオードチップのアノード電極
１６、カソード電極１７に圧接し、この圧接状態をガラ
ス管ｇで保持するようにしたものである。
パフケージに封入する半導体素子には、例えばＤ ＨＤ
（Ｄｏｕｂｌｅ １ｌｅａｔｓｉｎｋ Ｄｉｏｄｅ）
型のダイオードが知られている。このダイオードは、第
４図に示すように、１対のデュメット線（リード）ｄ、
、ｄ、を、それぞれダイオードチップのアノード電極
１６、カソード電極１７に圧接し、この圧接状態をガラ
ス管ｇで保持するようにしたものである。
このＤＨＤ型ダイオードに適用されるダイオードチップ
１８のウェハプロセスを第３図を用いて説明する。第３
図（ａ）は、Ｐ−Ｎ接合を有するシリコンウェハ１１を
示している。シリコンウェハ１１は、Ｐ４層１２ａＳＮ
層１２ ｂ、 Ｎ”層１２ｃよりなる三層構造で、２０
層１２ａ、Ｎ層１２ｂ間でＰ−Ｎ接合が形成される。ま
た、シリコンウェハ表面１１ａには、Ｐ゛層１２ａより
も深くなるよう、メサ部１３が形成されており、その表
面はガラスパッシベーション１４が施されている。
１８のウェハプロセスを第３図を用いて説明する。第３
図（ａ）は、Ｐ−Ｎ接合を有するシリコンウェハ１１を
示している。シリコンウェハ１１は、Ｐ４層１２ａＳＮ
層１２ ｂ、 Ｎ”層１２ｃよりなる三層構造で、２０
層１２ａ、Ｎ層１２ｂ間でＰ−Ｎ接合が形成される。ま
た、シリコンウェハ表面１１ａには、Ｐ゛層１２ａより
も深くなるよう、メサ部１３が形成されており、その表
面はガラスパッシベーション１４が施されている。
このシリコンウニハエ１の表面１１ａ、裏面１１ｂには
、第３図（ｂ）に示すように、アノード電極１６、カソ
ード電極１７がそれぞれ形成される。
、第３図（ｂ）に示すように、アノード電極１６、カソ
ード電極１７がそれぞれ形成される。
これら電極１６．１７は、弾力性を持たせるため十分厚
く形成されており、具体的には、ニッケル（Ｎｉ）、銀
（Ａｇ）の合金をめっきして形成する。
く形成されており、具体的には、ニッケル（Ｎｉ）、銀
（Ａｇ）の合金をめっきして形成する。
シリコンウェハ１１は、表面１１ａより裏面１１ｂに向
けてダイシングされ、ダイシングラインに沿って、個々
のダイオードチップ１日に分割される〔第３図（Ｃ）参
照〕。この分割されたダイオードチップ１８を、第４図
に示すようにパッケージする。
けてダイシングされ、ダイシングラインに沿って、個々
のダイオードチップ１日に分割される〔第３図（Ｃ）参
照〕。この分割されたダイオードチップ１８を、第４図
に示すようにパッケージする。
（ハ）発明が解決しようとする課題
上記従来のＤＨＤ型ダイオードでは、シリコンウェハ１
１をダイシングする際、カソード電極１７の端部にカー
ル部１７ａが生じる。このカール部１７ａは、カソード
電極１７が厚いことにより生じるものである。このよう
なカール部１７ａが存在すると、カソード電極１７とデ
ュメット線ｄｋとの圧接状態が安定せず、素子の電気的
信頼性に欠ける問題がある。例えば大電流が流れた際に
、電流がカール部１７ａに集中して流れ、カール部１７
ａが発熱して変形し、カソード電極Ｉ７とデュメット線
ｄｋとの圧接状態が変化する。
１をダイシングする際、カソード電極１７の端部にカー
ル部１７ａが生じる。このカール部１７ａは、カソード
電極１７が厚いことにより生じるものである。このよう
なカール部１７ａが存在すると、カソード電極１７とデ
ュメット線ｄｋとの圧接状態が安定せず、素子の電気的
信頼性に欠ける問題がある。例えば大電流が流れた際に
、電流がカール部１７ａに集中して流れ、カール部１７
ａが発熱して変形し、カソード電極Ｉ７とデュメット線
ｄｋとの圧接状態が変化する。
この発明は、上記に鑑みなされたもので、電気的信頼性
に優れた半導体装置を製造する方法を提供することを目
的としている。
に優れた半導体装置を製造する方法を提供することを目
的としている。
（ニ）課題を解決するための手段
上記課題を解決するため、この発明の半導体素子の製造
方法は、ウェハの表面及び裏面に電極を形成し、このウ
ェハを表面より裏面に向けてダイシングして個々のチッ
プに分割し、少なくとも前記裏面側の電極をリードに圧
接した状態でパッケージに封入する方法において、前記
電極を形成する前に、前記ウェハ裏面にダイシングライ
ンに沿ってマスクを形成し、電極を形成したのち、この
マスクを除去することを特徴としている。
方法は、ウェハの表面及び裏面に電極を形成し、このウ
ェハを表面より裏面に向けてダイシングして個々のチッ
プに分割し、少なくとも前記裏面側の電極をリードに圧
接した状態でパッケージに封入する方法において、前記
電極を形成する前に、前記ウェハ裏面にダイシングライ
ンに沿ってマスクを形成し、電極を形成したのち、この
マスクを除去することを特徴としている。
（ホ）作用
この発明の半導体装置の製造方法では、ウェハ裏面にお
いては、ダイシングラインに沿っては電極が形成されな
いことになる。このため、ウェハを表面より裏面に向け
てダイシングした場合、裏面側の電極をダイシングソウ
により切断する必要がなく、裏面側電極に従来のように
カール部が生じなくなる。カール部がなくなければ、裏
面側電極とリードとの圧接状態が安定し、半導体素子の
電気的信頼性の向上を図ることができる。
いては、ダイシングラインに沿っては電極が形成されな
いことになる。このため、ウェハを表面より裏面に向け
てダイシングした場合、裏面側の電極をダイシングソウ
により切断する必要がなく、裏面側電極に従来のように
カール部が生じなくなる。カール部がなくなければ、裏
面側電極とリードとの圧接状態が安定し、半導体素子の
電気的信頼性の向上を図ることができる。
（へ）実施例
この発明の一実施例を第１図及び第２図に基づいて以下
に説明する。
に説明する。
この実施例は、この発明をＤＨＤ型ダイオードの製造に
適用したものであり、第１図は、このＤＨＤ型ダイオー
ドに適用される、メサ型ダイオードチップのウェハプロ
セスを説明する図である。
適用したものであり、第１図は、このＤＨＤ型ダイオー
ドに適用される、メサ型ダイオードチップのウェハプロ
セスを説明する図である。
第１図（ａ）は、Ｐ−Ｎ接合を有するシリコンウェハ１
の断面図である。このシリコンウェハ１は、２層２ａ、
Ｎｊｉ２ｂ、Ｎ’層２Ｃの３１’！よりなる周知の構造
であり、ＰＪｉ２ａ、Ｎ層２ｂによりＰ−Ｎ接合を形成
している。シリコンウェハ表面１ａには、ダイシングラ
インｌに沿ってメサ部３が形成されており、その深さは
２層２ａよりも深くされている。メサ部３表面は、ガラ
スパッシベーション４が施されている。
の断面図である。このシリコンウェハ１は、２層２ａ、
Ｎｊｉ２ｂ、Ｎ’層２Ｃの３１’！よりなる周知の構造
であり、ＰＪｉ２ａ、Ｎ層２ｂによりＰ−Ｎ接合を形成
している。シリコンウェハ表面１ａには、ダイシングラ
インｌに沿ってメサ部３が形成されており、その深さは
２層２ａよりも深くされている。メサ部３表面は、ガラ
スパッシベーション４が施されている。
次にシリコンウェハ裏面１ｂにはダイシングラインｌに
沿って、所定の幅Ｗでレジスト５が形成される〔第１図
（ｂ）参照〕。この幅Ｗはダイシングソウの厚さよりも
若干大きくしてお（。レジスト５を形成するには、例え
ばシリコンウェハ裏面ｌｂ全体にホトレジストをスピン
コードし、このホトレジストをホトマスクを用いて露光
後現像し、不要部分を除去してレジスト５とする。
沿って、所定の幅Ｗでレジスト５が形成される〔第１図
（ｂ）参照〕。この幅Ｗはダイシングソウの厚さよりも
若干大きくしてお（。レジスト５を形成するには、例え
ばシリコンウェハ裏面ｌｂ全体にホトレジストをスピン
コードし、このホトレジストをホトマスクを用いて露光
後現像し、不要部分を除去してレジスト５とする。
次に、シリコンウェハ１の表面１ａ及び裏面１ｂに、め
っきによりアノード電極６、カソード電極７をそれぞれ
形成する〔第１図（Ｃ）参照）。めっきには従来と同様
ニッケル、銀等の合金が用いられる。
っきによりアノード電極６、カソード電極７をそれぞれ
形成する〔第１図（Ｃ）参照）。めっきには従来と同様
ニッケル、銀等の合金が用いられる。
続いて、第１図（イ）に示すように、シリコンウェハ裏
面１ｂよりレジスト５をはがす。レジスト５が除去され
た部分にはカソード電極７はもちろん形成されていない
から、シリコンウェハ裏面１ｂは、ダイシングライン２
に沿ってカソード電極が形成されていないことになる。
面１ｂよりレジスト５をはがす。レジスト５が除去され
た部分にはカソード電極７はもちろん形成されていない
から、シリコンウェハ裏面１ｂは、ダイシングライン２
に沿ってカソード電極が形成されていないことになる。
最後に、ダイシングライン！に沿って、シリコンウェハ
１をダイシングして、個々のチップ８に分割する。ダイ
シングは、シリコンウェハ表面１ａより裏面１ｂに向け
て行われるが、裏面１ｂでは、ダイシングラインｐに沿
う部分には、カソード電極７が形成されていないから、
従来のようにカール部が生じない。
１をダイシングして、個々のチップ８に分割する。ダイ
シングは、シリコンウェハ表面１ａより裏面１ｂに向け
て行われるが、裏面１ｂでは、ダイシングラインｐに沿
う部分には、カソード電極７が形成されていないから、
従来のようにカール部が生じない。
こうして得られたダイオードチップ８は、第２図に示す
ようにパッケージされる。すなわち１対のデュメット線
ｄ、、ｄＫにより、ダイオードチップ８が挟持され、デ
ュメット％５１ｄ、、ｄｋがそれぞれアノード電極６、
カソード電極７に圧接する。この圧接状態は、ガラス管
ｇにより保持される。カソード電極７にカール部がない
ため、カソード電極７とデュメット線ｄｋとの圧接状態
が安定し、電気的信顛性を向上できる。
ようにパッケージされる。すなわち１対のデュメット線
ｄ、、ｄＫにより、ダイオードチップ８が挟持され、デ
ュメット％５１ｄ、、ｄｋがそれぞれアノード電極６、
カソード電極７に圧接する。この圧接状態は、ガラス管
ｇにより保持される。カソード電極７にカール部がない
ため、カソード電極７とデュメット線ｄｋとの圧接状態
が安定し、電気的信顛性を向上できる。
なお、上記実施例ではＤＨＤ型のダイオードについて説
明しているが、この発明は他の半導体装置にも適用可能
である。
明しているが、この発明は他の半導体装置にも適用可能
である。
（ト）発明の詳細
な説明したように、この発明の半導体装置の製造方法は
、電極を形成する前に、ウェハ裏面にダイシングライン
に沿ってマスクを形成し、電極形成後、このマスクを除
去することを特徴とするものであるから、裏面側電極と
リードとの圧接状態が安定し、半導体装置の電気的信頬
性を向上できる利点を有している。
、電極を形成する前に、ウェハ裏面にダイシングライン
に沿ってマスクを形成し、電極形成後、このマスクを除
去することを特徴とするものであるから、裏面側電極と
リードとの圧接状態が安定し、半導体装置の電気的信頬
性を向上できる利点を有している。
第１図（ａ）、第１図ら）、第１図（Ｃ）、第１図（ｄ
）及び第１図（ｅ）は、それぞれこの発明の一実施例に
係るダイオードのウェハプロセスを説明するための断面
図、第２図は、同ダイオードのパッケージの断面図、第
３図（ａ）、第３図ら）及び第３図（Ｃ）は、それぞれ
従来のダイオードのウェハプロセスを説明するための断
面図、第４図は、従来のダイオードのパッケージの断面
図である。 １：シリコンウェハ、 ５ニレジスト、６：アノード
電極、 ７：カソード電極、８：ダイオードチップ、
２：ダイシングライン、ｄｌ ・ｄｋ ：デュメット線
。 第 ２ 図 第 図 第 図（ａ） 第 図（ｂ） を 第 図（Ｃ）
）及び第１図（ｅ）は、それぞれこの発明の一実施例に
係るダイオードのウェハプロセスを説明するための断面
図、第２図は、同ダイオードのパッケージの断面図、第
３図（ａ）、第３図ら）及び第３図（Ｃ）は、それぞれ
従来のダイオードのウェハプロセスを説明するための断
面図、第４図は、従来のダイオードのパッケージの断面
図である。 １：シリコンウェハ、 ５ニレジスト、６：アノード
電極、 ７：カソード電極、８：ダイオードチップ、
２：ダイシングライン、ｄｌ ・ｄｋ ：デュメット線
。 第 ２ 図 第 図 第 図（ａ） 第 図（ｂ） を 第 図（Ｃ）
Claims (1)
- （１）ウェハの表面及び裏面に電極を形成し、このウェ
ハを表面より裏面に向けてダイシングして個々のチップ
に分割し、少なくとも、前記裏面側の電極をリードに圧
接した状態でパッケージに封入する半導体装置の製造方
法において、 前記電極を形成する前に、前記ウェハ裏面にダイシング
ラインに沿ってマスクを形成し、電極を形成したのち、
このマスクを除去することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006090A JP2542718B2 (ja) | 1990-02-09 | 1990-02-09 | Ｄｈｄ型ダイオ―ドの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006090A JP2542718B2 (ja) | 1990-02-09 | 1990-02-09 | Ｄｈｄ型ダイオ―ドの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03234033A true JPH03234033A (ja) | 1991-10-18 |
| JP2542718B2 JP2542718B2 (ja) | 1996-10-09 |
Family
ID=12293281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3006090A Expired - Lifetime JP2542718B2 (ja) | 1990-02-09 | 1990-02-09 | Ｄｈｄ型ダイオ―ドの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2542718B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661091A (en) * | 1992-12-23 | 1997-08-26 | U.S. Philips Corporation | Method of manufacturing a semiconductor device having PN junctions separated by depressions |
| JP2008141135A (ja) * | 2006-12-05 | 2008-06-19 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2020191371A (ja) * | 2019-05-21 | 2020-11-26 | 株式会社東芝 | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5158862A (en) * | 1974-11-19 | 1976-05-22 | Matsushita Electronics Corp | Handotaisoshino bunkatsuho |
| JPS5854652A (ja) * | 1981-09-28 | 1983-03-31 | Nec Home Electronics Ltd | 半導体装置の製造方法 |
| JPS61287241A (ja) * | 1985-06-14 | 1986-12-17 | Sharp Corp | 半導体素子の製造方法 |
| JPH01225131A (ja) * | 1988-03-04 | 1989-09-08 | Hitachi Ltd | 半導体装置 |
-
1990
- 1990-02-09 JP JP3006090A patent/JP2542718B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5158862A (en) * | 1974-11-19 | 1976-05-22 | Matsushita Electronics Corp | Handotaisoshino bunkatsuho |
| JPS5854652A (ja) * | 1981-09-28 | 1983-03-31 | Nec Home Electronics Ltd | 半導体装置の製造方法 |
| JPS61287241A (ja) * | 1985-06-14 | 1986-12-17 | Sharp Corp | 半導体素子の製造方法 |
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|---|---|---|---|---|
| US5661091A (en) * | 1992-12-23 | 1997-08-26 | U.S. Philips Corporation | Method of manufacturing a semiconductor device having PN junctions separated by depressions |
| JP2008141135A (ja) * | 2006-12-05 | 2008-06-19 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2020191371A (ja) * | 2019-05-21 | 2020-11-26 | 株式会社東芝 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2542718B2 (ja) | 1996-10-09 |
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