JPH03220842A - パルス受信回路 - Google Patents
パルス受信回路Info
- Publication number
- JPH03220842A JPH03220842A JP1483890A JP1483890A JPH03220842A JP H03220842 A JPH03220842 A JP H03220842A JP 1483890 A JP1483890 A JP 1483890A JP 1483890 A JP1483890 A JP 1483890A JP H03220842 A JPH03220842 A JP H03220842A
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- JP
- Japan
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- pulse
- circuit
- signal
- output
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- Pending
Links
- 230000001960 triggered effect Effects 0.000 claims abstract description 19
- 230000000630 rising effect Effects 0.000 claims description 11
- 230000007257 malfunction Effects 0.000 abstract description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パルス受信を受信するパルス受信回路に関し
、特に雑音余裕度の高いパルス受信回路に関するもので
ある。
、特に雑音余裕度の高いパルス受信回路に関するもので
ある。
装置間あるいはパッケージ間でパルス伝送を行う場合、
外来ノイズによる誤動作が問題となる。
外来ノイズによる誤動作が問題となる。
そのため従来のパルス受信回路では、コンデンサを用い
て受信信号の波形を鈍らせることによりノイズパルスの
振幅が次段回路のしきい値を越えないようにしたり、あ
るいは適当な周波数のクロックによって信号パルスだけ
をラッチして取り出したりしていた。
て受信信号の波形を鈍らせることによりノイズパルスの
振幅が次段回路のしきい値を越えないようにしたり、あ
るいは適当な周波数のクロックによって信号パルスだけ
をラッチして取り出したりしていた。
しかし上述したコンデンサを用いたパルス受信回路では
、コンデンサの容量が次段回路のしきい値に大きく依存
し、ノイズパルスを除去するよう適切な値に設定するこ
とが難しく、また信号パルスをラッチするようにしたパ
ルス受信回路では、ランダムに重畳するノイズパルスに
対して使用するクロックの選択が難しい。そのためいず
れの受信回路でもノイズによる誤動作を十分に防止する
ことは困難であった。
、コンデンサの容量が次段回路のしきい値に大きく依存
し、ノイズパルスを除去するよう適切な値に設定するこ
とが難しく、また信号パルスをラッチするようにしたパ
ルス受信回路では、ランダムに重畳するノイズパルスに
対して使用するクロックの選択が難しい。そのためいず
れの受信回路でもノイズによる誤動作を十分に防止する
ことは困難であった。
本発明の目的は、このような問題を解決し、雑音余裕度
が極めて高く、ノイズによる誤動作を十分に防止できる
パルス受信回路を提供することにある。
が極めて高く、ノイズによる誤動作を十分に防止できる
パルス受信回路を提供することにある。
本発明のパルス受信回路は、
人力信号をＴＴＬレベルに変換するバッファ回路と、
このバッファ回路の出力パルスの立ち上がりでトリガー
され、所定の時間幅の論理“０”のパルスを出力する第
１のパルス発生回路と、前記バッファ回路の出力パルス
の立ち上がりでトリガーされ、前記第１のパルス発生回
路の出力パルスより短い時間幅の論理“１”のパルスを
出力する第２のパルス発生回路と、 前記第１および第２のパルス発生回路の出力パルスの論
理積をとるＮＡＮＤゲートと、このゲートの出力パルス
の立ち上がりでトリガーされ、所定の時間幅のパルスを
出力し、前記第１のパルス発生回路の出力パルスにより
リセットされる第３のパルス発生回路とを備えたことを
特徴とする。
され、所定の時間幅の論理“０”のパルスを出力する第
１のパルス発生回路と、前記バッファ回路の出力パルス
の立ち上がりでトリガーされ、前記第１のパルス発生回
路の出力パルスより短い時間幅の論理“１”のパルスを
出力する第２のパルス発生回路と、 前記第１および第２のパルス発生回路の出力パルスの論
理積をとるＮＡＮＤゲートと、このゲートの出力パルス
の立ち上がりでトリガーされ、所定の時間幅のパルスを
出力し、前記第１のパルス発生回路の出力パルスにより
リセットされる第３のパルス発生回路とを備えたことを
特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明によるパルス受信回路の一実施例を示す
回路図である。１は入力端子、２はバッファ回路（Ｉ）
、３は第１のパルス発生回路、４は第２のパルス発生回
路、５はＮＡＮＤゲート（Ｇ）、６は第３のパルス発生
回路、７は出力端子である。なお、パルス発生回路３，
４．６はいずれもモノマルチバイブレータ（ＭＭ）によ
り権威されている。そして入力端子１はバッファ回路２
の入力に接続され、バッファ回路２の出力はパルス発生
回路３．４のトリガー入力端子に接続されている。パル
ス発生回路３の０出力はゲート５の一方の人力に、パル
ス発生回路４のＱ出力はゲート５のもう一方の入力にそ
れぞれ接続され、パルス発生回路３の０出力はまたパル
ス発生回路６のリセット入力端子に接続されている。ま
た、ゲート５の出力はパルス発生回！６のトリガー入力
端子に接続され、パルス発生回路６のＱ出力は出力端子
７に接続されている。
回路図である。１は入力端子、２はバッファ回路（Ｉ）
、３は第１のパルス発生回路、４は第２のパルス発生回
路、５はＮＡＮＤゲート（Ｇ）、６は第３のパルス発生
回路、７は出力端子である。なお、パルス発生回路３，
４．６はいずれもモノマルチバイブレータ（ＭＭ）によ
り権威されている。そして入力端子１はバッファ回路２
の入力に接続され、バッファ回路２の出力はパルス発生
回路３．４のトリガー入力端子に接続されている。パル
ス発生回路３の０出力はゲート５の一方の人力に、パル
ス発生回路４のＱ出力はゲート５のもう一方の入力にそ
れぞれ接続され、パルス発生回路３の０出力はまたパル
ス発生回路６のリセット入力端子に接続されている。ま
た、ゲート５の出力はパルス発生回！６のトリガー入力
端子に接続され、パルス発生回路６のＱ出力は出力端子
７に接続されている。
次に第２図に示すタイもングチャートを用いて動作を説
明する。入力端子ｌで受信された信号はバッファ回路２
によりＴＴＬレベルの信号に変換され、例えば第２図に
示した入力信号ａのようなものとなる。入力端子１に入
力される信号には種々の振幅のノイズが重畳しているが
、バッファ回路２のしきい値以下のものは除去され、し
きい値を越えたものだけがバッファ回路２から出力され
る。
明する。入力端子ｌで受信された信号はバッファ回路２
によりＴＴＬレベルの信号に変換され、例えば第２図に
示した入力信号ａのようなものとなる。入力端子１に入
力される信号には種々の振幅のノイズが重畳しているが
、バッファ回路２のしきい値以下のものは除去され、し
きい値を越えたものだけがバッファ回路２から出力され
る。
パルス発生回路３は、バッファ回路２からのパルス信号
の立ち上がりでトリガーされ、一定の時間幅の論理″０
″レベルのパルスを０出力より出力する。すなわちパル
ス発生回路３に第２図に示すような人力信号ａが人力さ
れると、信号Ｓｌ。
の立ち上がりでトリガーされ、一定の時間幅の論理″０
″レベルのパルスを０出力より出力する。すなわちパル
ス発生回路３に第２図に示すような人力信号ａが人力さ
れると、信号Ｓｌ。
Ｓ２、あるいはノイズＡ、Ｂの立ち上がりでトリガーさ
れ、出力信号すが出力される。一方、パルス発生回路４
は、バッファ回路２からのパルス信号の立ち下がりでト
リガーされ、パルス発生回路３が出力するパルスより短
い時間幅の論理“１”レベルのパルスを出力する。すな
わちパルス発生回路３に第２図に示すような入力信号ａ
が入力されると、信号Ｓｌ、Ｓ２、あるいはノイズＡ、
Ｂの立ち下がりでトリガーされ、出力信号Ｃが出力さ
れる。
れ、出力信号すが出力される。一方、パルス発生回路４
は、バッファ回路２からのパルス信号の立ち下がりでト
リガーされ、パルス発生回路３が出力するパルスより短
い時間幅の論理“１”レベルのパルスを出力する。すな
わちパルス発生回路３に第２図に示すような入力信号ａ
が入力されると、信号Ｓｌ、Ｓ２、あるいはノイズＡ、
Ｂの立ち下がりでトリガーされ、出力信号Ｃが出力さ
れる。
次に、ＮＡＮＤゲート５は出力信号す、ｃの論理積をと
り、結果を反転して出力するので、このゲートからは出
力信号ｄが出力される。この段階で出力信号す、ｃに含
まれるノイズＡによるパルスは除去され、出力信号ｄに
は信号Ｓｌ、Ｓ２と信号Ｓ２に重畳したノイズＢによる
パルスだけが含まれている。パルス発生回路６はこの出
力信号ｄのパルスの立ち上がりでトリガーされ、一定の
時間幅のパルスを出力するが、このパルス発生回路６は
出力信号すによりリセットがかけられているので、ノイ
ズＢによるパルスによってはトリガーされず信号Ｓｌ、
Ｓ２の立ち下がりによってトリガーされたパルスによっ
てのみトリガーされ、信号ＳＬ、Ｓ２の検出結果として
出力信号ｅを出力端子７に出力する。なお、パルス発生
回路６が出力するパルスの時間幅はパルス発生回路６の
条件設定により所望の値に設定することができる。
り、結果を反転して出力するので、このゲートからは出
力信号ｄが出力される。この段階で出力信号す、ｃに含
まれるノイズＡによるパルスは除去され、出力信号ｄに
は信号Ｓｌ、Ｓ２と信号Ｓ２に重畳したノイズＢによる
パルスだけが含まれている。パルス発生回路６はこの出
力信号ｄのパルスの立ち上がりでトリガーされ、一定の
時間幅のパルスを出力するが、このパルス発生回路６は
出力信号すによりリセットがかけられているので、ノイ
ズＢによるパルスによってはトリガーされず信号Ｓｌ、
Ｓ２の立ち下がりによってトリガーされたパルスによっ
てのみトリガーされ、信号ＳＬ、Ｓ２の検出結果として
出力信号ｅを出力端子７に出力する。なお、パルス発生
回路６が出力するパルスの時間幅はパルス発生回路６の
条件設定により所望の値に設定することができる。
以上説明したように本発明のパルス受信回路は、人力信
号をＴＴＬレベルに変換するバッファ回路と、このバッ
ファ回路の出力パルスの立ち上がりでトリガーされ、所
定の時間幅の論理“０”のパルスを出力する第１のパル
ス発生回路と、バッファ回路の出力パルスの立ち上がり
でトリガーされ、第１のパルス発生回路の出力パルスよ
り短い時間幅の論理“ｌ”のパルスを出力する第２のパ
ルス発生回路と、第１および第２のパルス発生回路の出
力パルスの論理積をとるＮＡＮＤゲートと、このゲート
の出力パルスの立ち上がりでトリガーされ、所定の時間
幅のパルスを出力し、第１のパルス発生回路の出力パル
スによりリセットされる第３のパルス発生回路とを備え
ている。
号をＴＴＬレベルに変換するバッファ回路と、このバッ
ファ回路の出力パルスの立ち上がりでトリガーされ、所
定の時間幅の論理“０”のパルスを出力する第１のパル
ス発生回路と、バッファ回路の出力パルスの立ち上がり
でトリガーされ、第１のパルス発生回路の出力パルスよ
り短い時間幅の論理“ｌ”のパルスを出力する第２のパ
ルス発生回路と、第１および第２のパルス発生回路の出
力パルスの論理積をとるＮＡＮＤゲートと、このゲート
の出力パルスの立ち上がりでトリガーされ、所定の時間
幅のパルスを出力し、第１のパルス発生回路の出力パル
スによりリセットされる第３のパルス発生回路とを備え
ている。
したがって本発明により、ノイズパルスと信号パルスと
を′それらの時間幅によって区別して信号を検出し、雑
音余裕度が極めて高く、ノイズによる誤動作を十分に防
止したパルス受信回路を実現できる。
を′それらの時間幅によって区別して信号を検出し、雑
音余裕度が極めて高く、ノイズによる誤動作を十分に防
止したパルス受信回路を実現できる。
第１図は本発明によるパルス受信回路の一実施例を示す
回路図、 第２図はその動作を示すタイミングチャートである。 入力端子 バッファ回路 ・・パルス発生回路 ＮＡＮＤゲート 出力端子
回路図、 第２図はその動作を示すタイミングチャートである。 入力端子 バッファ回路 ・・パルス発生回路 ＮＡＮＤゲート 出力端子
Claims (1)
- （１）入力信号をＴＴＬレベルに変換するバッファ回路
と、 このバッファ回路の出力パルスの立ち上がりでトリガー
され、所定の時間幅の論理“０”のパルスを出力する第
１のパルス発生回路と、 前記バッファ回路の出力パルスの立ち上がりでトリガー
され、前記第１のパルス発生回路の出力パルスより短い
時間幅の論理“１”のパルスを出力する第２のパルス発
生回路と、前記第１および第２のパルス発生回路の出力
パルスの論理積をとるＮＡＮＤゲートと、 このゲートの出力パルスの立ち上がりでトリガーされ、
所定の時間幅のパルスを出力し、前記第１のパルス発生
回路の出力パルスによりリセットされる第３のパルス発
生回路とを備えたことを特徴とするパルス受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1483890A JPH03220842A (ja) | 1990-01-26 | 1990-01-26 | パルス受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1483890A JPH03220842A (ja) | 1990-01-26 | 1990-01-26 | パルス受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03220842A true JPH03220842A (ja) | 1991-09-30 |
Family
ID=11872178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1483890A Pending JPH03220842A (ja) | 1990-01-26 | 1990-01-26 | パルス受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03220842A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06186316A (ja) * | 1992-06-02 | 1994-07-08 | Camerick Heller Alain | 目標標定システムおよび標定方法 |
-
1990
- 1990-01-26 JP JP1483890A patent/JPH03220842A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06186316A (ja) * | 1992-06-02 | 1994-07-08 | Camerick Heller Alain | 目標標定システムおよび標定方法 |
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