JPH03161962A - Semiconductor device - Google Patents

Semiconductor device

Info

Publication number
JPH03161962A
JPH03161962A JP30285289A JP30285289A JPH03161962A JP H03161962 A JPH03161962 A JP H03161962A JP 30285289 A JP30285289 A JP 30285289A JP 30285289 A JP30285289 A JP 30285289A JP H03161962 A JPH03161962 A JP H03161962A
Authority
JP
Japan
Prior art keywords
wiring
cell
block
semiconductor device
scale
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP30285289A
Other languages
Japanese (ja)
Inventor
Tatsuo Nishimaki
辰夫 西牧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP30285289A priority Critical patent/JPH03161962A/en
Publication of JPH03161962A publication Critical patent/JPH03161962A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To facilitate wiring change by a method wherein, in a semiconductor device having a large scale function cell, at least one wiring is arranged so as to longitudinally or transversely traverse the cell, which wiring has not yet been used, is in contact with the outer periphery of the layout pattern of the function cell, and is not connected with the input or the output in the cell. CONSTITUTION:A longitudinal direction field line 102 and a transversal direction field line 103 for signal transmission are previously formed in a large scale cell 101. When a wiring is drawn between a function block 105 and a function block 107, a wiring 104 led out from the block 105 is coupled to the transversal direction field line 103, and connected with an arbitrary wiring at the central part where the wiring 102 and the wiring 103 intersect, thereby changing a path. In this manner, the signal transmission wiring 104 led out from the block 105 is connected with an arbitrary block out of blocks 106, 107, 108. Thereby the wiring path is minimized, and wiring change is facilitated.

Description

【発明の詳細な説明】 〔産業上の利用分野] 本発明は、大規模セルのセル内に未使用の配線(以下フ
ィード線という)を有し、これらの大規模セルにより構
成される半導体装置に関する。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor device that has unused wiring (hereinafter referred to as a feed line) in the cells of large-scale cells, and is constituted by these large-scale cells. Regarding.

[従来の技術] 大規模セルを組合せることにより構成される半導体装置
において、従来の大規模セルではその大規模セル中に、
セルに関係の無い外部信号の配線を通すための配線領域
などは考慮されずに構成されており、また可能な限りセ
ル面積を小さ《するように構成されている。このため、
大規模セルの中をそのセルに無関係の外部信号線を通過
するように配線することは困難であった。
[Prior Art] In a semiconductor device constructed by combining large-scale cells, in the conventional large-scale cell, in the large-scale cell,
The wiring area for passing external signal wiring unrelated to the cell is not taken into consideration, and the cell area is designed to be as small as possible. For this reason,
It has been difficult to route wiring within a large-scale cell so that external signal lines unrelated to the cell pass through it.

[発明が解決しようとする課題1 一つの機能をセルとして持ちそれらの機能セルブロック
を組み合わせることにより構成される半導体装置におい
て、各機能セルブロック202、203、204間のデ
ータ伝達のための配線または制御信号伝達のための配P
R 2 0 tは、セルの外沿を回る形で配線されてい
た。このため各セルの規模が大きくなると大規模なセル
を回避するような形で配線する為その配線長は長くなら
ざるを得ない。また各セル間の配線が引き回されること
になるため、必然的に配線の領域が増大し半導体装置の
チップ面積を小さくする妨げになってしまう。
[Problem to be Solved by the Invention 1] In a semiconductor device that has one function as a cell and is configured by combining functional cell blocks, wiring or wiring for data transmission between each functional cell block 202, 203, 204 is Plug-in P for control signal transmission
R20t was wired around the outside of the cell. For this reason, as the scale of each cell increases, the wiring length must become longer because the wiring must be done in a manner that avoids large-scale cells. Furthermore, since the wiring between each cell is routed, the wiring area inevitably increases, which becomes an obstacle to reducing the chip area of the semiconductor device.

逆に、配線領域を可能な限り小さくしようとすると、各
機能ブロックのセルの配置に制約が生し各機能ブロック
の配置の自由度がなくなってしまう。
On the other hand, if an attempt is made to make the wiring area as small as possible, there will be restrictions on the arrangement of cells in each functional block, and the degree of freedom in arrangement of each functional block will be lost.

そこで本発明は前記の様な課題を解決するためのちので
あり、本発明により配線効率を向」ニさせることにより
チップ面積の縮小が可能となる。かつ、機能ブロックの
配置の自由度を広げることを可能にした半導体装置を提
供するものである。
Therefore, the present invention was developed to solve the above-mentioned problems, and by improving wiring efficiency, it is possible to reduce the chip area. In addition, the present invention provides a semiconductor device that allows greater flexibility in the arrangement of functional blocks.

〔課題を解決するための手段l 大規模機能セルを有する半導体装置において、前記機能
セルのレイアウトパターンの外沿に接し、前記機能セル
内の入力あるいは出力に接続していない未使用配線を少
なくとも一本は有し、前記未使用配線は前記機能セルを
縦断あるいは横断していることを特徴とする。
[Means for solving the problem l] In a semiconductor device having a large-scale functional cell, at least one unused wiring that is in contact with the outer edge of the layout pattern of the functional cell and is not connected to an input or an output within the functional cell is removed. The book has a feature that the unused wiring runs vertically or crosses the functional cell.

[実 施 例1 以下に本発明の実施例を説明する。本発明の半導体装置
は、第1図で示される構造をしている。
[Example 1 Examples of the present invention will be described below. The semiconductor device of the present invention has the structure shown in FIG.

本発明は1つの半導体装置上に構成されることにより効
果を発揮する。以下の説明は1チツブ上の各セルブロッ
ク間のフィード線に関するものである。
The present invention exhibits its effects by being configured on one semiconductor device. The following description concerns the feed lines between each cell block on one chip.

大規模セル101内に信号伝達用の縦方向ワイド線10
2と横方向フィードII I O 3をあらかしめ形成
しておく。ある機能ブロック105と107の間に信号
伝達用の配線を引くときに、105より導出された配線
104は横方向のフィード線1. 0 3に結合され、
縦方向の配線102と横方向の配線103の交差ずる中
央部分で任意の配線に接続することにより切り替えられ
る。この切り替えはパターン上でフィード線を接続する
ことにより行なわれる。これにより機能ブロック105
より導出された信号伝達配線104は機能ブロック10
6、107、108の任意の機能ブロックに接続される
Vertical wide lines 10 for signal transmission within the large-scale cell 101
2 and the lateral feed II I O 3 are roughly formed. When wiring for signal transmission is drawn between certain functional blocks 105 and 107, the wiring 104 led from 105 is used as a horizontal feed line 1. 0 3 combined,
Switching is performed by connecting to an arbitrary wire at the central portion where the vertical wire 102 and the horizontal wire 103 intersect. This switching is performed by connecting feed lines on the pattern. This allows function block 105
The signal transmission wiring 104 derived from the function block 10
6, 107, and 108.

このフィード線はアルミなどの配線層により形成される
。このためフィード線によってセルの配線領域が4つの
ブロックに分割されることになる。この4つのブロック
間の配線は、異なる配線層を使用することにより行なわ
れる。アルミの多層配線などの場合は、アルミのl層を
分割された配線領域間の配線に利用し、アルミの2層を
フイード線の配線として利用する。また、ポリシリコン
を分割された配線領域間の配線として利用することもで
きる。
This feed line is formed of a wiring layer made of aluminum or the like. Therefore, the cell wiring area is divided into four blocks by the feed lines. Wiring between these four blocks is performed using different wiring layers. In the case of multi-layer aluminum wiring, the first layer of aluminum is used for wiring between divided wiring areas, and the second layer of aluminum is used for wiring of feed lines. Further, polysilicon can also be used as wiring between divided wiring regions.

[発明の効果] 本発明の上記の構成により作成された大規模セルを持つ
半導体装置は、大規模セル内のフィード線を通過させる
ことができるようになるため、従来のように機能セルの
ブロックを回避する様に配線する必要がなくなる。これ
により配線が最短の経路を通ることになるため、セルブ
ロックを回避するように配線を行なった場合に比べ配線
領域は小さくて済むことになる。
[Effects of the Invention] A semiconductor device having a large-scale cell manufactured according to the above-described configuration of the present invention can pass a feed line within the large-scale cell, so that it is possible to pass the feed line in the large-scale cell, so that it is possible to pass the feed line in the large-scale cell. There is no need to wire to avoid this. As a result, the wiring takes the shortest route, so the wiring area can be smaller than when wiring is performed to avoid cell blocks.

また、各機能ブロックのセルを配置した後に配線を変更
する必要が生じたとき、セルブロック内のフィード線を
利用することにより、周辺の回路及び配線全体を見直す
こと無しに配線を変更することが可能となる。
Additionally, when it becomes necessary to change the wiring after placing cells in each functional block, by using the feed lines within the cell block, the wiring can be changed without reviewing the entire surrounding circuitry and wiring. It becomes possible.

各フィード線は大規模セルの中央部で任意のフィード線
と接続することができるため、配線の自由度が大きくな
る。
Since each feed line can be connected to any feed line in the center of the large-scale cell, the degree of freedom in wiring is increased.

現在では、大規模セルを使用して半導体装置を構成する
ことが頻繁に行なわれるようになってきており、各機能
セルも機能を高密度に詰め込んだものとなり、一つのセ
ルも大きくなってきている。このため大規模セル内に多
数のフィード線をもうけることにより半導体装置の配線
領域を減らすことに有効である。
Nowadays, semiconductor devices are frequently constructed using large-scale cells, and each functional cell is packed with functions at a high density, making each cell larger. There is. Therefore, it is effective to reduce the wiring area of a semiconductor device by providing a large number of feed lines within a large-scale cell.

以上の効果により、効率の良い半導体装置の設計ができ
、短期間に安価な半導体装置を提供することが可能とな
る。
Due to the above effects, it is possible to design an efficient semiconductor device, and to provide an inexpensive semiconductor device in a short period of time.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の半導体装置のレイアウトパターンのブ
ロック図。 第2図は従来の半導体装置のレイアウトパターンのブロ
ック図。 101  ・ 1 0 2 ・ 1 0 3 ・ 104  ・ 1 05 ・ 106  ・ 107  ・ 108  ・ 2 0 1 ・ 2 0 2 ・ 2 0 3 ・ 2 04 ・ ・・大規模セル ・縦方向フィード線 ・横方向フィード線 ・信号伝達配線 ・機能ブロックのセル ・機能ブロックのセル ・機能ブロックのセル ・機能ブロックのセル 機能ブロック間のデータ配線 ・機能ブロック ・機能ブロック ・・機能ブロック 以上
FIG. 1 is a block diagram of a layout pattern of a semiconductor device according to the present invention. FIG. 2 is a block diagram of a layout pattern of a conventional semiconductor device. 101 ・ 1 0 2 ・ 1 0 3 ・ 104 ・ 1 05 ・ 106 ・ 107 ・ 108 ・ 2 0 1 ・ 2 0 2 ・ 2 0 3 ・ 2 04 ・ ...Large-scale cell, vertical feed line, horizontal feed Lines/Signal transmission wiring/Functional block cells/Functional block cells/Functional block cells/Functional block cells Data wiring between functional blocks/Functional blocks/Functional blocks...More than functional blocks

Claims (1)

【特許請求の範囲】[Claims] 大規模機能セルを有する半導体装置において、前記機能
セルのレイアウトパターンの外沿に接し、前記機能セル
内の入力あるいは出力に接続していない未使用配線を少
なくとも一本は有し、前記未使用配線は前記機能セルを
縦断あるいは横断していることを特徴とする半導体装置
In a semiconductor device having a large-scale functional cell, there is at least one unused wiring that is in contact with the outer edge of the layout pattern of the functional cell and is not connected to an input or an output within the functional cell, and the unused wiring traverses or crosses the functional cell.
JP30285289A 1989-11-21 1989-11-21 Semiconductor device Pending JPH03161962A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP30285289A JPH03161962A (en) 1989-11-21 1989-11-21 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30285289A JPH03161962A (en) 1989-11-21 1989-11-21 Semiconductor device

Publications (1)

Publication Number Publication Date
JPH03161962A true JPH03161962A (en) 1991-07-11

Family

ID=17913875

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30285289A Pending JPH03161962A (en) 1989-11-21 1989-11-21 Semiconductor device

Country Status (1)

Country Link
JP (1) JPH03161962A (en)

Similar Documents

Publication Publication Date Title
JPS6344734A (en) Semiconductor device
US5327023A (en) Programmable logic device
KR970051163A (en) Semiconductor memory device
JPH0580831B2 (en)
JPH03161962A (en) Semiconductor device
JP3070622B2 (en) Programmable logic element
JPS6197849A (en) Gate array lsi device
JPH06140566A (en) Semiconductor integrated circuit
JP2718345B2 (en) Semiconductor device
JPH05234377A (en) Semiconductor memory device
JP3132604B2 (en) Semiconductor integrated circuit device
JPH03116868A (en) Semiconductor integrated circuit device
JPS601844A (en) Semiconductor integrated circuit device
JPH04192543A (en) Programmable logic device
JPS62210641A (en) Interconnection method for semiconductor integrated circuit
JPS61139044A (en) Semiconductor integrated circuit device
JP2901311B2 (en) Semiconductor integrated circuit
JPH05152439A (en) Semiconductor integrated circuit
JPH0548048A (en) Master slice tyep semiconductor integrated circuit device
JPH04280473A (en) Master slice type semiconductor integrated circuit
JPH02205342A (en) Wiring method of wiring passing over functional block
JPH01278040A (en) Semiconductor integrated circuit
JPH04324678A (en) Semiconductor integrated circuit device
JP2005116902A (en) Method for mounting version-number information managing circuit to semiconductor integrated circuit
JPH04137749A (en) Semiconductor integrated circuit