JPH03116345A - Data processor - Google Patents

Data processor

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JPH03116345A
JPH03116345A JP1254396A JP25439689A JPH03116345A JP H03116345 A JPH03116345 A JP H03116345A JP 1254396 A JP1254396 A JP 1254396A JP 25439689 A JP25439689 A JP 25439689A JP H03116345 A JPH03116345 A JP H03116345A
Authority
JP
Japan
Prior art keywords
data block
data
main memory
cache
blocks
Prior art date
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Pending
Application number
JP1254396A
Other languages
Japanese (ja)
Inventor
Yuichi Sato
裕一 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Ibaraki Ltd
Original Assignee
NEC Ibaraki Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Ibaraki Ltd filed Critical NEC Ibaraki Ltd
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Publication of JPH03116345A publication Critical patent/JPH03116345A/en
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  • Memory System Of A Hierarchy Structure (AREA)

Abstract

PURPOSE:To simultaneously retrieve continuous data blocks and to prefetch an unregistered following data block by providing a cache circuit with two entry blocks where continuous data blocks are alternately registered. CONSTITUTION:An address array in a cache memory is divided into two entry blocks 14 and 15 where directories of continuous data blocks can be alternately registered. A pointer generating circuit 11 generates pointers 33 and 34, which indicate a data block including a main storage address 32 and the just following data block, and simultaneously output them to corresponding entry blocks 14 and 15, and entry blocks 14 and 15 are simultaneously retrieved by entry pointers 33 and 34. Thus, the status of the cache is detected, and an unregistered data block can be prefetched in accordance with this status.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明はデータ処理装置に係り、特に主記憶データの読
み出し方式に関する。
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a data processing device, and particularly to a method for reading main memory data.

(従来の技術) 周知のように、データ処理装置では、CPU(中央処理
袋W)からのメモリアクセスの高速1ヒを図るために、
主記憶上のデータをある大きさのデータブロックとして
取り扱うキャッシュ回路〈キャッシュメモリとその制御
回路を含む)を備え、主記憶データ読み出しは、主記憶
データのアドレスについてキャッシュ回路を検索し、登
録されていなければ主記憶から読み出す方法で実行され
、データ処理中に発生する主記憶データ読み出し要求量
てに対し、この方法が用いられている。
(Prior Art) As is well known, in data processing devices, in order to achieve high-speed memory access from the CPU (central processing unit W),
Equipped with a cache circuit (including a cache memory and its control circuit) that handles data on the main memory as a data block of a certain size, main memory data reading is performed by searching the cache circuit for the address of the main memory data, and searching the cache circuit for the address of the main memory data. If there is not, the method is executed by reading from the main memory, and this method is used for the amount of main memory data read requests that occur during data processing.

(発明が解決しようとする課題) 上述した従来の主記憶読み出し方式では、連続するデー
タの読み出し時であっても、キャッシュ回路に登録され
ていなければ主記憶からデータを読み出さなければなら
ず、一般に主記憶からの読み出しには時間がかかるので
、性能が低下するという問題がある。
(Problems to be Solved by the Invention) In the conventional main memory read method described above, even when reading continuous data, if the data is not registered in the cache circuit, the data must be read from the main memory. Since it takes time to read data from the main memory, there is a problem in that performance deteriorates.

本発明は、このような問題に鑑みなされたもので、その
目的は、あるデータブロックの読み出しがあったときそ
れに連続して後続するデータブロックについてもキャッ
シュ回路を同時に検索できるようにし、以て未登録の後
続データブロックの先取りができるデータ処理装置を提
供することにある。
The present invention has been made in view of these problems, and its purpose is to enable the cache circuit to be simultaneously searched for data blocks that follow the data block when a certain data block is read, thereby preventing the data from being read. An object of the present invention is to provide a data processing device capable of prefetching subsequent data blocks for registration.

(課題を解決するための手段) 前記目的を達成するために、本発明のデータ処理装置は
次の如き構成を有する。
(Means for Solving the Problems) In order to achieve the above object, a data processing device of the present invention has the following configuration.

即ち、本発明のデータ処理装置は、主記憶上のデータを
ある大きさのデータブロックとして取り扱うキャッシュ
回路内に、連続するデータブロックが交互に登録される
2つのエントリブロックに分割されたアドレスアレイと
; 1つの主記憶ア1?レスを受けてその主記憶アドレ
スが示すデータブロックポインタと該データブロックポ
インタに対し連続するデータブロックポインタとをそれ
ぞれ生成するポインタ生成回路と; 前記2つのエント
リブロックそれぞれに対応して設けられ、当該2つのエ
ントリブロックを前記2つのデータブロックポインタの
対応するもので同時に検索した結果と前記主記憶アドレ
スとを比較し所望のデータブロックの登録有無を検出す
る2つのヒツト検出回路と; 前記2つのヒツト検出回
路の出力が格納されキャッシュステータスを出力するス
テータスレジスタと; キャッシュミスヒツト時または
データブロックの先取り時に主記憶から読み出されたデ
ータブロックがそれぞれ格納されるバッファであって書
き込みと読み出しが交互に行われる2つのデータブロッ
クバッファと; を設け、かつ、前記主記憶アドレスを
出力すること、および、前記キャッシュステータスを受
けてデータブロック先取りの要否を判定し必要とすると
き先取り増令を発行することを行う第1の制御回路と;
前記2つのヒツト検出回路の出力を受けてキャッシュミ
スヒツトと判断したとき、および、前記先取り指令を受
けたとき主記憶からデータブロックの読み出しを行う第
2の制御回路と; を設けたことを特徴とするデータ処
理装置である。
That is, the data processing device of the present invention has an address array divided into two entry blocks in which consecutive data blocks are registered alternately in a cache circuit that handles data on the main memory as a data block of a certain size. ; One main memory a1? a pointer generation circuit that receives a response and generates a data block pointer indicated by the main memory address and a continuous data block pointer for the data block pointer; provided corresponding to each of the two entry blocks; two hit detection circuits that detect whether or not a desired data block is registered by comparing the results of simultaneously searching two entry blocks using corresponding ones of the two data block pointers with the main memory address; A status register that stores the output of the circuit and outputs the cache status; A buffer that stores data blocks read from the main memory at the time of a cache miss or prefetch of a data block, and writes and reads are performed alternately. and outputting the main memory address; and determining whether data block prefetching is necessary based on the cache status, and issuing a prefetch extension command when necessary. a first control circuit that performs;
A second control circuit reads the data block from the main memory when it is determined that a cache miss has occurred based on the outputs of the two hit detection circuits and when the prefetch command is received. This is a data processing device.

(作 用) 次に、前記の如く構成される本発明のデータ処理装置の
作用を説明する。
(Function) Next, the function of the data processing apparatus of the present invention configured as described above will be explained.

主記憶からデータを読み出すために1つの主記憶アドレ
スが出力されると、その主記憶アドレスが示すデータブ
ロックとそれに連続して後続するデータブロックとが共
に登録されているか否かを2つのエントリブロックの同
時検索によって検出し、キャッシュメモリのステータス
を知り、そのステータスに従って未登録の後続データブ
ロックの先取りを行う、そして、主記憶からのデータの
読み出しはキャッシュミスヒツト時とデータブロックの
先取り時とに行われるが、これらの時に読み出されるデ
ータは2つのデータブロックバッファに格納される。こ
のとき、2つのデータブロックバッファは、一方が読み
出し中のとき他方には主記憶データが書き込まれるよう
に制御され、ステータスに従ったデータブロックの先取
りが連続的に実行される。
When one main memory address is output to read data from the main memory, two entry blocks are used to check whether the data block indicated by that main memory address and the data block that follows it are both registered. The system detects the status of the cache memory by simultaneously searching the cache memory, and prefetches subsequent unregistered data blocks according to the status.Data is read from the main memory at the time of a cache miss and when a data block is prefetched. However, the data read at these times is stored in two data block buffers. At this time, the two data block buffers are controlled so that when one is being read, main memory data is written to the other, and data blocks are continuously prefetched according to the status.

その結果、必要なデータはキャッシュメモリ又はデータ
ブロックバッファのいずれかに必ず存在することとなり
、データ読み出しに要する時間を大幅に短縮でき、デー
タ処理装置の性能を向上させることができる効果がある
As a result, necessary data always exists in either the cache memory or the data block buffer, and the time required to read data can be significantly reduced, which has the effect of improving the performance of the data processing device.

(実 施 例) 以下、本発明の実施例を添付図面を参照して説明する。(Example) Embodiments of the present invention will be described below with reference to the accompanying drawings.

第1図は本発明の一実施例に係るデータ処理装置を示す
、第1図において、主記憶アクセスリクエスト制御回路
(第1の制御回路) 10と主記憶アクセス制御回路(
第2の制御回路)12以外の各要素がキャッシュ回路の
主な回路要素である。
FIG. 1 shows a data processing device according to an embodiment of the present invention. In FIG. 1, a main memory access request control circuit (first control circuit) 10 and a main memory access control circuit (
Each element other than the second control circuit 12 is the main circuit element of the cache circuit.

即ち、本発明に係るキャッシュ回路では、キャッシュメ
モリ内のアドレスアレイは、連続するデータブロックの
ディレクトリを交互に登録可能な2つのエントリブロッ
ク14、同15に分割されているとともに、ポインタ生
成回路11、ヒツト検出回路16、同17、ステータス
レジスタ18、データブロックバッファ20、同21等
を設けである。
That is, in the cache circuit according to the present invention, the address array in the cache memory is divided into two entry blocks 14 and 15 in which directories of consecutive data blocks can be registered alternately, and the pointer generation circuit 11, A hit detection circuit 16, 17, a status register 18, a data block buffer 20, 21, etc. are provided.

主記憶アクセスリクエスト制御回路10は、主記憶アク
セスを必要と判断すると、主記憶アドレス32を送出す
る。この主記憶アドレス32は、ポインタ生成回路11
、ヒツト検出回路16および同17の一方の入力、キャ
ッシュメモリ内のデータアレイ19にそれぞれ伝達され
、次のようにしてキャッシュメモリの検索が行われる。
When the main memory access request control circuit 10 determines that main memory access is necessary, it sends out the main memory address 32. This main memory address 32 is stored in the pointer generation circuit 11
, one input of the hit detection circuits 16 and 17 are respectively transmitted to the data array 19 in the cache memory, and the cache memory is searched as follows.

ポインタ生成回路l!は、主記憶アドレス32からその
アドレスを含むデータブロックとそれに連続して後続す
るデータブロックとを指すポインタを生成し、それらを
エントリブロック14、同15の対応するものに同時に
出力する。つまり、ポインタ生成回路11の2出力のう
ち一方の出力であるエントリポインタ33はエントリブ
ロック14に対し、また他方の出力であるエントリポイ
ンタ34はエントリブロック15に対しそれぞれ出力さ
れるように図示しであるが、エントリポインタ33と同
34の一方が現データブロックに対するもので、他方が
後続データブロックに対するものである。
Pointer generation circuit! generates a pointer pointing from the main memory address 32 to the data block containing that address and the data block that follows it, and simultaneously outputs them to the corresponding entry blocks 14 and 15. In other words, the entry pointer 33, which is one of the two outputs of the pointer generation circuit 11, is shown to be output to the entry block 14, and the other output, the entry pointer 34, is shown to be output to the entry block 15. However, one of the entry pointers 33 and 34 is for the current data block, and the other is for the subsequent data block.

2つのエントリブロック14.同15は、このようにエ
ントリポインタ33、同34によって同時に検索される
。その結果、エントリブロック14、同15から出力さ
れたディレクトリ37、同3♂はそれぞれ対応するヒツ
ト検出回路(16,17)の他方の入力に与えられ、こ
こで主記憶アドレス32に含まれるディレクトリ情報と
比較される0例えば、ヒツト検出回路16では現データ
ブロックの登録有無を検出するとすれば、ヒツト検出回
路17ではアドレスを「+1」等して後続データブロッ
クの登録有無を検出するのである。従って、これらのヒ
ツト検出回路(16,17>の出力であるヒツト信号(
35j6)は、主記憶アドレス32によって読み出そう
とするデータブロックおよびそれに連続して後続するデ
ータブロックが当該キャッシュメモリ内に登録されてい
るか否かを示す信号であるが、共に選択回路13とステ
ータスレジスタ18とに与えられる。
Two entry blocks 14. 15 is searched simultaneously by the entry pointers 33 and 34 in this way. As a result, the directories 37 and 3♂ output from the entry blocks 14 and 15 are respectively given to the other inputs of the corresponding hit detection circuits (16, 17), where the directory information contained in the main memory address 32 is For example, if the hit detection circuit 16 detects whether the current data block is registered, the hit detection circuit 17 adds an address such as "+1" to detect whether the subsequent data block is registered. Therefore, the hit signal (
35j6) is a signal indicating whether or not the data block to be read by the main memory address 32 and the data block that follows it are registered in the cache memory. and is given to register 18.

選択回路13では、ヒツト信号(35,36)を受けて
キャツシュヒツト信号46を主記憶アクセス制御回路1
2と選択回路22とに出力する。このキャツシュヒツト
信号46は、主記憶アドレス32によって読み出そうと
するデータブロックが登録されている(つまり、キャツ
シュヒツトしている)か、あるいは、未登録である(つ
まり、キャッシュミスヒツトである)かを示す信号であ
る。
The selection circuit 13 receives the hit signals (35, 36) and sends the cash hit signal 46 to the main memory access control circuit 1.
2 and the selection circuit 22. This cache hit signal 46 indicates whether the data block to be read based on the main memory address 32 is registered (that is, cache hit) or unregistered (that is, cache miss). This is the signal that indicates.

そこで、選択回路22では、キャツシュヒツト信号46
の内容が「キャツシュヒツト」であれば、データアレイ
19の出力(キャッシュデータ43)を選択する。デー
タアレイ19は、主記憶アドレス32によって検索され
たデータが登録されているときはそれをキャッシュデー
タ43として出力するので、これは選択回路22から読
み出しデータ44として出力される。
Therefore, the selection circuit 22 selects the cash hit signal 46.
If the content is "cash hit", the output of data array 19 (cache data 43) is selected. When the data retrieved by the main memory address 32 is registered, the data array 19 outputs it as cache data 43, so this is output from the selection circuit 22 as read data 44.

一方、主記憶アクセス制御回路12では、キャツシュヒ
ツト信号46の内容が「キャッシュミスヒツト」であれ
ば、メモリリクエスト45をメモリに対し送出する。こ
れにより、主記憶からデータが読み出される。
On the other hand, if the content of the cache hit signal 46 is "cache miss", the main memory access control circuit 12 sends a memory request 45 to the memory. As a result, data is read from the main memory.

そして、以上の動作と並行して、ヒツト信号(35j6
)はステータスレジスタ1♂に格納され、キャッシュス
テータス30として主記憶アクセスリクエスト制御回路
lOに報告される。主記憶アクセスリクエスト制御回路
10は、キャッシュステータス30を受けとると、キャ
ッシュステータスを判断し、データブロックの先取りを
行うかどうかを決定し、先取りを行うならば、主記憶ア
クセス制御回路12に対し、直接主記憶アクセスリクエ
スト31および主記憶アドレス32を送出する。これを
受けて、主記憶アクセス制御回路I2は、先取りデータ
を読み出すべくメモリリクエスト45を出力する。これ
により、主記憶からデータが読み出される。
Then, in parallel with the above operation, the hit signal (35j6
) is stored in the status register 1♂ and reported to the main memory access request control circuit IO as the cache status 30. When the main memory access request control circuit 10 receives the cache status 30, the main memory access request control circuit 10 judges the cache status, determines whether to prefetch the data block, and if the data block is prefetched, directly requests the main memory access control circuit 12 to perform the prefetch. A main memory access request 31 and a main memory address 32 are sent. In response to this, the main memory access control circuit I2 outputs a memory request 45 to read the prefetched data. As a result, data is read from the main memory.

次に、以上のように、キャッシュミスヒツト時またはデ
ータブロックの先取り時に主記憶アクセス制御回路12
からのメモリリクエスト45によって読み出された主記
憶データ40は、データブロックバッファ20または同
21に格納される。このデータブロックバッファ20、
同21および選択回路23は、制御信号ラインは図示省
略したが、本実施例では主記憶アクセス制御回路12に
よって次のように制御される。
Next, as described above, when a cache miss or a data block is prefetched, the main memory access control circuit 12
The main memory data 40 read by the memory request 45 from the data block buffer 20 or 21 is stored in the data block buffer 20 or 21. This data block buffer 20,
The main memory access control circuit 21 and the selection circuit 23 are controlled as follows by the main memory access control circuit 12 in this embodiment, although the control signal line is not shown.

即ち、データブロックバッファ20と同2Iは、共に1
デ一タブロツク分の容量のものであるが、初期状態では
先に書き込まれるバッファを予め定めてあり、交互に書
き込みと読み出しが行われるように制御される。つまり
、1デ一タブロツク分の主記憶データ40がメモリリク
エスト45の発生ごとに読み出されるが、それらは2つ
のデータブロックバッファ(20,21>に交互に格納
される。このとき、一方のデータブロックバッファに書
き込みが行われているときは、他方のデータブロックバ
ッファから読み出しが行われるのである。そして、選択
回路23は、両データブロックバッファの出力データ(
即ち、先取りデータまたはキャッシュミスヒツトに対す
るデータ)を交互に選択し、データアレイ19と選択回
路22とへ出力するように制御される。
That is, the data block buffer 20 and the data block buffer 2I are both 1
Although the buffer has a capacity equivalent to a data block, in the initial state, the buffer to be written first is predetermined, and the buffer is controlled so that writing and reading are performed alternately. That is, main memory data 40 for one data block is read out every time a memory request 45 occurs, but they are stored alternately in two data block buffers (20, 21>).At this time, one data block When data is being written to the buffer, reading is performed from the other data block buffer.The selection circuit 23 selects the output data (
That is, prefetch data or data corresponding to a cache miss are alternately selected and output to the data array 19 and the selection circuit 22.

これにより、両データブロックバッファ(20,21)
に詰められたデータは、読み出しデータ44として使用
されるタイミングにおいては選択回路23.同22を介
して順次または一方のみ読み出しデータ44として出力
され、またデータアレイ19が使用中でなくなったタイ
ミングでデータアレイ19に順次または一方のみキャッ
シュライトデータ39として格納される。
This allows both data block buffers (20, 21)
The data packed into the selection circuit 23 . One or one of the data is sequentially output as read data 44 through the same 22, and one or one of the data is stored in the data array 19 as cache write data 39 at the timing when the data array 19 is no longer in use.

本発明では、前述したように、2つのメモリリクエスト
45が続けて出力される場合があるが、この場合におい
ても、2個のデータブロックバッファ(20,21)を
片方の読み出し中にはもう一方に主記憶データ40が取
り込まれるという動作を交互に実行可能としているので
、以上の動作を連続的に実行可能である。
In the present invention, as described above, two memory requests 45 may be output in succession, but even in this case, while one of the two data block buffers (20, 21) is being read, the other is Since the operation of fetching the main memory data 40 can be performed alternately, the above-mentioned operation can be performed continuously.

(発明の効果) 以上説明したように、本発明のデータ処理装置によれば
、連続するデータブロックが交互に登録される2つのエ
ントリブロックを設け、あるデータブロックとこれに連
続して後続するデータブロックに関して同時に検索可能
としたので、キャッシュのステータスを知ることができ
るようになり、そのステータスに従って、登録されてい
ないデータブロックの先取りを可能となる。また、デー
タブロックバッファを2つ用意したことによって、これ
らの機能が連続的に実行可能となる。
(Effects of the Invention) As explained above, according to the data processing device of the present invention, two entry blocks are provided in which consecutive data blocks are registered alternately, and one data block and the data consecutively following this are provided. Since blocks can be searched simultaneously, the status of the cache can be known, and according to that status, it is possible to prefetch unregistered data blocks. Further, by preparing two data block buffers, these functions can be executed continuously.

その結果、必要なデータはキャッシュもしくは、データ
ブロックバッファ内に必ず存在するという状態を意識的
に作り出すことが可能となり、データ読み出しに要する
時間を最小限にすることで、データ処理装置の性能を向
上させられるという効果がある。
As a result, it becomes possible to consciously create a state in which the necessary data always exists in the cache or data block buffer, improving the performance of data processing equipment by minimizing the time required to read data. It has the effect of forcing you to do so.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例に係るデータ処理装置の構成
ブロック図である。 10・・・・・・主記憶アクセスリクエスト制御回路、
I+・・・・・・ポインタ生成回路、 12・・・・・
・主記憶アクセス制御回路、 13・・・・・・選択回
路、14.15・・・・・・エントリブロック、16.
17・・・・・・ヒツト検出回路、18・・・・・・ス
テータスレジスタ、 19・・・・・・データアレイ、
20.21・・・・・・データブロックバッファ、22
.23・・・・・・選択回路。
FIG. 1 is a block diagram of a data processing apparatus according to an embodiment of the present invention. 10... Main memory access request control circuit,
I+... Pointer generation circuit, 12...
- Main memory access control circuit, 13... Selection circuit, 14.15... Entry block, 16.
17...Hit detection circuit, 18...Status register, 19...Data array,
20.21... Data block buffer, 22
.. 23...Selection circuit.

Claims (1)

【特許請求の範囲】[Claims] 主記憶上のデータをある大きさのデータブロックとして
取り扱うキャッシュ回路内に、連続するデータブロック
が交互に登録される2つのエントリブロックに分割され
たアドレスアレイと;1つの主記憶アドレスを受けてそ
の主記憶アドレスが示すデータブロックポインタと該デ
ータブロックポインタに対し連続するデータブロックポ
インタとをそれぞれ生成するポインタ生成回路と;前記
2つのエントリブロックそれぞれに対応して設けられ、
当該2つのエントリブロックを前記2つのデータブロッ
クポインタの対応するもので同時に検索した結果と前記
主記憶アドレスとを比較し所望のデータブロックの登録
有無を検出する2つのヒット検出回路と;前記2つのヒ
ット検出回路の出力が格納されキャッシュステータスを
出力するステータスレジスタと;キャッシュミスヒット
時またはデータブロックの先取り時に主記憶から読み出
されたデータブロックがそれぞれ格納されるバッファで
あって書き込みと読み出しが交互に行われる2つのデー
タブロックバッファと;を設け、かつ、前記主記憶アド
レスを出力すること、および、前記キャッシュステータ
スを受けてデータブロック先取りの要否を判定し必要と
するとき先取り指令を発行することを行う第1の制御回
路と;前記2つのヒット検出回路の出力を受けてキャッ
シュミスヒットと判断したとき、および、前記先取り指
令を受けたとき主記憶からデータブロックの読み出しを
行う第2の制御回路と;を設けたことを特徴とするデー
タ処理装置。
An address array that is divided into two entry blocks in which consecutive data blocks are registered alternately in a cache circuit that handles data on main memory as a data block of a certain size; a pointer generation circuit that respectively generates a data block pointer indicated by the main memory address and a continuous data block pointer for the data block pointer; provided corresponding to each of the two entry blocks;
two hit detection circuits that compare the results of simultaneously searching the two entry blocks using corresponding ones of the two data block pointers and the main memory address to detect whether or not a desired data block is registered; A status register that stores the output of the hit detection circuit and outputs the cache status; and a buffer that stores data blocks read from main memory when a cache miss occurs or when a data block is prefetched, and is alternately read and written. and outputting the main memory address, and determining whether data block prefetching is necessary based on the cache status and issuing a prefetching command when necessary. a first control circuit that reads the data block from the main memory when it is determined that a cache miss has occurred based on the outputs of the two hit detection circuits; and a second control circuit that reads the data block from the main memory when the prefetch command is received. A data processing device comprising: a control circuit;
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005524170A (en) * 2002-04-30 2005-08-11 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ Integrated circuit with non-volatile memory and method for fetching data from said memory
WO2007097030A1 (en) * 2006-02-27 2007-08-30 Fujitsu Limited Cache controller and cache control method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005524170A (en) * 2002-04-30 2005-08-11 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ Integrated circuit with non-volatile memory and method for fetching data from said memory
WO2007097030A1 (en) * 2006-02-27 2007-08-30 Fujitsu Limited Cache controller and cache control method
US8312218B2 (en) 2006-02-27 2012-11-13 Fujitsu Limited Cache controller and cache control method

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