JPH029457B2 - - Google Patents

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JPH029457B2
JPH029457B2 JP56148334A JP14833481A JPH029457B2 JP H029457 B2 JPH029457 B2 JP H029457B2 JP 56148334 A JP56148334 A JP 56148334A JP 14833481 A JP14833481 A JP 14833481A JP H029457 B2 JPH029457 B2 JP H029457B2
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JP
Japan
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film
substrate
layer
carrier type
thickness
Prior art date
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Expired - Lifetime
Application number
JP56148334A
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English (en)
Other versions
JPS5848954A (ja
Inventor
Hiroshi Ishibe
Nobuo Ogasa
Akira Ootsuka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
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Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP56148334A priority Critical patent/JPS5848954A/ja
Publication of JPS5848954A publication Critical patent/JPS5848954A/ja
Publication of JPH029457B2 publication Critical patent/JPH029457B2/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/05Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/053Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an inorganic insulating layer

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  • General Physics & Mathematics (AREA)
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  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Laminated Bodies (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】 本発明はテープキヤリア型実装方式のICに用
いる基板材料に関するものであり、耐熱性及び熱
放散性を改善して、テープキヤリア型実装方式の
適用可能範囲を著しく向上させることを可能にす
る基板を提供するものである。
テープキヤリア型IC実装はIC実装に連続化及
びボンデイング速度の向上の面でIC実装技術の
中でも注目されている。しかしながら基板用フイ
ルムとしてポリイミドなどの有機物が用いられる
ことから耐熱性及び熱放散性が十分でなく、近年
需要がますます増大しつつあるパワーIC用途へ
の展開や部品実装の高密度化などが困難であり実
用可能範囲が限定されているのが実情である。
本発明はかかるテープキヤリア型IC実装用基
板フイルムの欠点を解消し、耐熱性、熱放散性良
好なる基板フイルムを提供せんとするものであ
る。第1図は現在広く用いられているテープキヤ
リア型IC実装に用いられる基板フイルムの一部
断面構造を示すもので、ポリイミドフイルム1の
上に銅箔2を接着したものである。この銅箔をレ
ジスト法により回路形成したものがリードフレー
ムとして用いられている。しかし、この方法はポ
リイミドフイルムと銅箔の接合性が150℃以上の
温度に長時間さらされると著しく劣化すること及
びポリイミドフイルム自体の熱伝導性が悪いこと
からIC組立工程での高温処理やIC動作時に発生
する熱の放散などの点で問題点が多い。
第2図は本発明によるテープキヤリア型IC実
装用基板フイルムの一部断面構造を示すもので、
基板として有機物でなく、十分可撓性のある金属
箔3を用い、この上に電気絶縁性のセラミツクフ
イルム4を被覆した後、そのセラミツク層の上に
銅フイルム5を被覆したもので三層構造を示す。
金属箔3は十分な可撓性を必要とするため厚みは
0.01〜0.10mmに限定される。材質としては、ICの
熱膨脹特性と熱放散特性に対する要求に応じて選
択されるが、コバール、42アロイ(42%Ni−
Fe)、各種銅合金、Cuクラツド42アロイクラツド
Cu、CuクラツドステンレスクラツドCu、42アロ
イクラツド銅フラツド42アロイなどの材料が有効
である。又被覆セラミツク層4としては、厚み
0.1〜3μmで、BN、Al2O3、AlN、SiC、Si3N4
Y2O3から選ばれた1種又は2種以上の酸化物が
有益であり、回路基板の要求特性に応じて選択す
ることができる。セラミツク被覆層の厚みが0.1μ
以下では絶縁性の上で問題があり、3μ以上では
被覆コストが高くなることと可撓性、密着強度の
点で問題がある。
セラミツク被覆層の上に被覆する銅箔5は10〜
50μmの厚みが必要でこれは導電回路形成の上で
必要な厚さに基くものである。
セラミツク及び銅フイルムの被覆法としては薄
く均一で安定な密着性の点で物理的気相蒸着法
(PVC法)や化学的気相蒸着法(CVD法)などの
気相メツキ法を用いると本発明の効果が顕著であ
る。
しかし、銅フイルムの被覆は接着剤による方
法、圧接法も利用し得る。
以下実施例によつて説明する。
板厚0.10mmの銅クラツド42アロイクラツド銅の
上にイオンプレーテイング法でAl2O3薄膜を
1.0μm被覆したのち、スパツタリング法で20μm
のCu膜を被覆した。
基板としては積層金属テープを用い熱膨張係数
を7.0×10-6/degとする為、銅比率(断面積比)
で60%とした。Al2O3被覆の為のイオンプレーテ
イングは原料としてAl2O3焼結体を用い、電子ビ
ーム加熱により蒸発させ、酸素圧4×10-4Torr
で、13.56MHz、100〜200Wの高周波電力を印加
して蒸発物質の一部をイオン化し、基板を200℃
に加熱してAl2O3を厚さ1.0μm被覆し、絶縁耐圧
3Mv/cm以上の絶縁性良好でかつ密着性、可撓
性のよいフイルムを作製した。又銅フイルムを形
成するスパツタリング条件はターゲツトとして無
酸素銅を用い、アルゴンガス雰囲気で、基板を
200℃に加熱して行つた。このようにして作製し
た基板フイルムは200℃で長時間さらされてもそ
の特性は劣化することもなく、被覆層が剥離する
こともなく可撓性も十分であつた。
以上説明した如く、十分な熱伝導性と所要の熱
膨張特性を有し、かつフイルムとして可撓性をも
つ金属又は複合合金テープ上に電気絶縁性を有す
るセラミツク膜を被覆した後、回路形成のための
Cuフイルムを被覆することにより、耐熱性及び
放熱性良好なテープキヤリア型実装方式のICに
用いる基板材料を作製することができ、テープキ
ヤリア型実装方式の適用範囲を著しく拡大するこ
とが可能となつた。
【図面の簡単な説明】
第1図は従来の基板フイルム1部断面図、第2
図は本発明による基板フイルムの1部断面図であ
る。 1:ポリイミドフイルム、2:銅箔、3:金属
箔、4:セラミツクフイルム、5:銅箔。

Claims (1)

  1. 【特許請求の範囲】 1 板厚0.01〜0.10mmの可撓性のある金属又は複
    合合金テープの上に、厚さ0.1〜3μmで電気絶縁
    性を有するセラミツク薄層があり、更にその上に
    銅フイルムが10〜50μmの厚みで被覆された三層
    構造であることを特徴とするテープキヤリア型
    IC用基板。 2 三層の中間層であるセラミツクがBN、
    Al2O3、SiC、Si3N4、Y2O3の1種以上の酸化物
    薄層であることを特徴とする特許請求の範囲第1
    項記載のテープキヤリア型IC用基板。 3 三層の中間層であるセラミツク薄層がPVD
    法又はCVD法によつて被覆されたものであるこ
    とを特徴とする特許請求の範囲第1項記載のテー
    プキヤリア型IC基板。
JP56148334A 1981-09-18 1981-09-18 テ−プキヤリア型ic用基板 Granted JPS5848954A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56148334A JPS5848954A (ja) 1981-09-18 1981-09-18 テ−プキヤリア型ic用基板

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JP56148334A JPS5848954A (ja) 1981-09-18 1981-09-18 テ−プキヤリア型ic用基板

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Publication Number Publication Date
JPS5848954A JPS5848954A (ja) 1983-03-23
JPH029457B2 true JPH029457B2 (ja) 1990-03-02

Family

ID=15450442

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JP56148334A Granted JPS5848954A (ja) 1981-09-18 1981-09-18 テ−プキヤリア型ic用基板

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0260137A (ja) * 1988-08-26 1990-02-28 Mitsui Toatsu Chem Inc 半導体素子の実装用基板
JPH0260138A (ja) * 1988-08-26 1990-02-28 Mitsui Toatsu Chem Inc 半導体素子の実装用の基板
JP2007092985A (ja) * 2005-08-30 2007-04-12 Nissan Motor Co Ltd ピストンリング構造体
JP2008306102A (ja) * 2007-06-11 2008-12-18 Hitachi Cable Ltd 半導体装置用テープキャリア及びその製造方法

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Publication number Publication date
JPS5848954A (ja) 1983-03-23

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