JPH0281472A - Semiconductor memory device and its manufacture - Google Patents

Semiconductor memory device and its manufacture

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Publication number
JPH0281472A
JPH0281472A JP63231979A JP23197988A JPH0281472A JP H0281472 A JPH0281472 A JP H0281472A JP 63231979 A JP63231979 A JP 63231979A JP 23197988 A JP23197988 A JP 23197988A JP H0281472 A JPH0281472 A JP H0281472A
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JP
Japan
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narrow groove
memory cell
active island
region
island region
Prior art date
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Pending
Application number
JP63231979A
Other languages
Japanese (ja)
Inventor
Masakazu Sagawa
雅一 佐川
Fumio Otsuka
文雄 大塚
Jun Sugiura
杉浦 順
Osamu Tsuchiya
修 土屋
Naokatsu Suwauchi
諏訪内 尚克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

Abstract

PURPOSE:To reduce an area occupied by a gate electrode of a MISFET for memory- cell selection use and by a word line and to enhance an integration density of a semiconductor memory device by a method wherein the gate electrode (and the word line) are formed inside a narrow groove in self-alignment with the groove. CONSTITUTION:A memory cell 11 is constituted in an active island region 3 whose circumference has been surrounded by a narrow groove 2 and on its side wall; an extension direction of a complementary data line DL of this narrow groove 2 is set to a wide groove-width size WD and an extension direction of a word line WL is set to a narrow groove-width size WW. A MISFET QS for memory-cell selection use of the memory cell M is formed on a main face of the active island region 3 and at the upper part of a side wall of the active island region 3; it is constituted mainly of a semiconductor substrate 1, a gate insulating film 9, a gate electrode 10, one pair of n<+> type semiconductor region and n<-> type semiconductor region 11 as a source region and a drain region. The gate electrode 10 is formed in self-alignment with the active island region 3 and the narrow groove 2. Thereby, an area of the memory cell M can be reduced by an amount corresponding to an area occupied by the gate electrode 10 and to a mask-alignment margin area in a manufacturing process; an integration density of a DRAM can be enhanced.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特に、データ線とワ
ード線との交差部にメモリセルが配置された半導体記憶
装置に適用して有効な技術に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory device, and is particularly applicable to a semiconductor memory device in which memory cells are arranged at intersections between data lines and word lines. It's about technology.

〔従来の技術〕[Conventional technology]

計算器の記憶装置として需要の高い半導体記憶装置にD
RAM(Dynamic Random Access
 Men+ory)がある。DRAMは相補性データ線
とワード線との交差部に 1 [bitlの情報を記憶
するメモリセルが配置されている。このメモリセルはメ
モリセル選択用MISFETと情報蓄積用容ji[子と
の直列回路で構成されている。メモリセルはブタ線の延
在方向及びワード線の延在方向の夫々に複数配置されメ
モリセルアレイを構成している。
D for semiconductor storage devices that are in high demand as storage devices for calculators.
RAM (Dynamic Random Access
Men+ory). In a DRAM, a memory cell for storing 1 bit of information is arranged at the intersection of a complementary data line and a word line. This memory cell is composed of a series circuit of a memory cell selection MISFET and an information storage capacitor ji. A plurality of memory cells are arranged in each of the extending direction of the pig line and the extending direction of the word line to constitute a memory cell array.

この種のDRAMは、高集積化が進むにつれ、メモリセ
ル面積が縮小されるので、これに伴って情報蓄積用容量
素子の電荷蓄積部の面積が減少し、情報蓄積用容量素子
の情報となる電荷量が減少する。情報蓄積用容量素子の
電荷量の減少はα線ソフトエラーを多発する。
As this type of DRAM becomes more highly integrated, the memory cell area is reduced, so the area of the charge storage part of the information storage capacitive element decreases, and the information storage capacity of the information storage capacitive element decreases. The amount of charge decreases. A decrease in the amount of charge in the information storage capacitive element causes frequent α-ray soft errors.

情報蓄積用容量素子の電荷蓄積部の面積の減少を解決す
る技術としては、所謂細孔型情報蓄積用容量素子で形成
されたメモリセルでDRAMを構成する技術が有効であ
る。細孔型情報蓄積用容量素子は、半導体基板の主面に
形成された細孔(細穴)を利用し、細孔の内壁の半導体
基板の主面に誘電体膜を介在させてプレート電極を設け
た構造で構成されている。細孔の内壁の半導体基板は一
方の電極として使用され、誘電体膜を介在させたプレー
ト電極は他方の電極として使用される。この細孔型情報
蓄積用容量素子は、半導体基板の深さ方向で電荷蓄積面
積を増加し、情報となる電荷量を増加している。
An effective technique for solving the problem of the reduction in the area of the charge storage portion of the information storage capacitor is a technique in which a DRAM is configured with memory cells formed of so-called pore-type information storage capacitors. A pore-type information storage capacitor uses a pore (small hole) formed on the main surface of a semiconductor substrate, and a plate electrode is formed by interposing a dielectric film on the main surface of the semiconductor substrate on the inner wall of the pore. It consists of a built-in structure. The semiconductor substrate on the inner wall of the pore is used as one electrode, and the plate electrode with a dielectric film interposed therebetween is used as the other electrode. This pore-type information storage capacitive element has an increased charge storage area in the depth direction of the semiconductor substrate, thereby increasing the amount of charge that serves as information.

ところが、この種の細孔型情報蓄積用容量素子は、さら
に高集積化が進むと、細孔の開口サイズそのものが縮小
するために、情報となる電荷fit’q充分に確保する
ことができない。そこで、分離併合型情報蓄積用容量素
子を有するメモリセルがI〕RAMに採用される傾向に
ある。分離併合型情報蓄積用容量素子は、周囲を細溝で
囲まれ形成された活性島領域を利用し、活性島領域の側
壁に情報となる電荷を蓄積すると共に併せて細溝を素子
間分離領域として使用している。この分離併合型情報蓄
積用容量素子は、細溝内の活性島領域の側壁の半導体基
板(一方の電極)の主面に誘電体膜、ブレート電極(他
方の電極)の夫々を順次積層した構造で構成されている
。前記活性島領域の主面にはメモリセル選択用MISF
ETが構成されている。
However, as this type of pore-type information storage capacitor element becomes more highly integrated, the opening size of the pore itself decreases, making it impossible to secure a sufficient amount of charge fit'q that serves as information. Therefore, there is a tendency for memory cells having a separate/combined type information storage capacitive element to be employed in RAMs. A separate/combined type information storage capacitor element utilizes an active island region surrounded by a narrow groove, and stores charges that serve as information on the sidewalls of the active island region, and also uses the narrow groove as an inter-element isolation region. It is used as. This separation-merging type information storage capacitor element has a structure in which a dielectric film and a plate electrode (the other electrode) are sequentially laminated on the main surface of the semiconductor substrate (one electrode) on the side wall of the active island region in the narrow groove. It is made up of. A MISF for memory cell selection is provided on the main surface of the active island region.
ET is configured.

前記活性島領域は相補性データ線とワード線との交差部
分毎に配置され、メモリセル選択用MISFETの一方
の半導体領域には相補性データ線。
The active island region is arranged at each intersection of a complementary data line and a word line, and one semiconductor region of the memory cell selection MISFET is provided with a complementary data line.

ゲート電極にはワード線が夫々接続されている。Word lines are respectively connected to the gate electrodes.

ワード線はゲート電極と同−導電膜例えば多結晶珪素膜
で形成されている。データ線は、前記ワード線よりも上
層に延在し、例えばアルミニウム膜で形成されている。
The word line is formed of the same conductive film as the gate electrode, such as a polycrystalline silicon film. The data line extends above the word line and is formed of, for example, an aluminum film.

この分離併合型情報蓄積用容量素子は、メモリセル選択
用MISFETの周囲長に細溝の深さを乗算した値に相
当する面積で電荷蓄積面積が形成できるので、情報とな
る電荷量を充分に確保できる。また、分離併合型情報蓄
積用容量素子は、素子分離領域内に形成されているので
、メモリセルの占有面積を縮小し、DRAMの高集積化
を図ることができる。
In this separate/combined type information storage capacitor element, a charge storage area can be formed in an area corresponding to the value obtained by multiplying the peripheral length of the memory cell selection MISFET by the depth of the narrow groove, so that a sufficient amount of charge that becomes information can be formed. Can be secured. Further, since the separated/combined type information storage capacitor element is formed within the element isolation region, the area occupied by the memory cell can be reduced and the DRAM can be highly integrated.

なお1分離併合型情報蓄積用容量素子でメモリセルを構
成するDRAMについては、例えばアイイーデイ−エム
テクニカルダイジェスト、1986年、第144頁乃至
第147頁(IEDM 86’Thechnical 
Digest pp、I44−147)に記載されてい
る。
Regarding the DRAM in which the memory cell is composed of a single-separation-merging type information storage capacitive element, for example, IEDM Technical Digest, 1986, pp. 144 to 147 (IEDM 86'Technical
Digest pp, I44-147).

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

本発明者は、前述の分離併合型情報蓄積用容量素子でメ
モリセルを構成するDRAMについて、次の問題点があ
ることを見出した。
The inventors of the present invention have found that the DRAM in which the memory cells are formed of the above-mentioned separate/combined type information storage capacitor elements has the following problem.

前記メモリセル選択用M I S FETは、ゲート1
!極(ワード線としても使用される)、ソース領域及び
ドレイン領域の占有面積に、次の占有面積が加算された
サイズで構成されている。メモリセル選択用MISFE
Tの一方の半導体領域と相補性データ線との接続に要す
る占有面積。前記相補性データ線の一方の半導体領域に
接続する部分とゲート電極(又はワード線)との絶縁分
層及び製造工程におけるマスク合せ余裕に要する占有面
積。
The memory cell selection M I S FET has a gate 1
! The size is the sum of the occupied areas of the poles (also used as word lines), source regions, and drain regions, plus the following occupied areas. MISFE for memory cell selection
The area occupied by the connection between one semiconductor region of T and the complementary data line. The area occupied by the insulation layer between the complementary data line connected to one semiconductor region and the gate electrode (or word line) and the mask alignment allowance in the manufacturing process.

このため、メモリセル選択用MISFET (活性島領
域)の占有面積が増大し、これに伴ってメモリセル面積
が増大するので、DRAMの集積度が低下する。
Therefore, the area occupied by the memory cell selection MISFET (active island region) increases, and the area of the memory cell increases accordingly, resulting in a decrease in the degree of integration of the DRAM.

本発明の目的は、半導体記憶装置の集積度を向上するこ
とが可能な技術を提供することにある。
An object of the present invention is to provide a technique that can improve the degree of integration of a semiconductor memory device.

本発明の他の目的は、メモリセルのMISFETのゲー
ト電極又はワード線の占有面積を縮小し。
Another object of the present invention is to reduce the area occupied by the gate electrode or word line of a MISFET in a memory cell.

前記半導体記憶装置の集積度を向上することが可能な技
術を提供することにある。
An object of the present invention is to provide a technique that can improve the degree of integration of the semiconductor memory device.

本発明の他の目的は、製造工程におけるマスク合せ余裕
寸法を低減し、前記半導体記憶装置の集積度を向上する
ことが可能な技術を提供することにある。
Another object of the present invention is to provide a technique that can reduce the mask alignment allowance in the manufacturing process and improve the degree of integration of the semiconductor memory device.

本発明の他の目的は、半導体記憶装置の電気的信頼性を
向上することが可能な技術を提供することにある。
Another object of the present invention is to provide a technique that can improve the electrical reliability of a semiconductor memory device.

本発明の他の目的は、データ線の断線を低減し、前記半
導体記憶装置の電気的信頼性を向上することが可能な技
術を提供することにある。
Another object of the present invention is to provide a technique that can reduce data line disconnections and improve the electrical reliability of the semiconductor memory device.

本発明の他の目的は、ワード線間の短絡を防止し、前記
半導体記憶装置の電気的信頼性を向上することが可能な
技術を提供することにある。
Another object of the present invention is to provide a technique that can prevent short circuits between word lines and improve the electrical reliability of the semiconductor memory device.

本発明の前記ならびにその他の目的と新規な特翠は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔課題を解決するための手段〕[Means to solve the problem]

本願において開示される発明のうち1代表的なものの概
要を簡単に説明すれば、下記のとおりである。
A brief overview of one typical invention disclosed in this application is as follows.

(1)分離併合型情報蓄積用容量素子でメモリセルを構
成するDRAMにおいて、メモリセルのメモリセル選択
用MISFETを、ワード線の延在方向の溝幅寸法が狭
くデータ線の延在方向の溝幅寸法が広い細溝で周囲を囲
まれた活性島領域に構成し、前記メモリセル選択用MI
SFETのゲート電極を、前記ワード線の延在方向の細
溝内に選択的に埋込み、かつデータ線の延在方向の細溝
内の活性島領域の側壁に細溝に対して自己整合で構成す
る。
(1) In a DRAM in which a memory cell is configured with a separate and merged type information storage capacitor element, the memory cell selection MISFET of the memory cell is formed by a groove width dimension in the direction in which the word line extends and a groove in the direction in which the data line extends. The memory cell selection MI
The gate electrode of the SFET is selectively buried in the narrow groove in the extending direction of the word line, and self-aligned with the narrow groove on the side wall of the active island region in the narrow groove in the extending direction of the data line. do.

(2)前記手段(1)の活性島領域はデータ線、ワード
線の夫々の延在方向に複数配置されメモリセルアレイを
構成し、個々の活性島領域の周囲を囲む細溝のうちメモ
リセルアレイの端部に位置する細溝の溝幅寸法を、メモ
リセルアレイ内の活性島領域の周囲のデータ線の延在方
向の細溝の溝幅寸法と同等又はそれに比べて大きく構成
する。
(2) A plurality of the active island regions of the means (1) are arranged in the extending direction of each of the data lines and the word lines to constitute a memory cell array, and the memory cell array is formed among the narrow grooves surrounding each active island region. The groove width of the narrow groove located at the end is configured to be equal to or larger than the groove width of the narrow groove in the extending direction of the data line around the active island region in the memory cell array.

(3)前記手段(1)のDRAMは、前記ワード線の延
在方向の溝幅寸法が狭くデータ線の延在方向の溝幅寸法
が広い細溝で周囲を囲まれた活性島領域を形成し、前記
活性島領域の表面及び細溝の内壁の表面を含む全面に均
一な膜厚の導電膜を堆積し、この導電膜に異方性エツチ
ングを施して堆積した膜厚に相当する分導電膜をエツチ
ングし、前記ワード線の延在方向の細溝内に埋込まれた
ゲート電極を形成すると共にデータ線の延在方向の細溝
内の活性島領域の側壁にのみゲート電極を形成する工程
を備える。
(3) The DRAM of the means (1) forms an active island region surrounded by a narrow groove having a narrow groove width in the extending direction of the word line and a wide groove width in the extending direction of the data line. Then, a conductive film with a uniform thickness is deposited on the entire surface including the surface of the active island region and the surface of the inner wall of the narrow groove, and this conductive film is anisotropically etched to make it conductive by an amount corresponding to the thickness of the deposited film. Etching the film to form a gate electrode buried in the narrow groove in the extending direction of the word line, and forming a gate electrode only on the sidewall of the active island region in the narrow groove in the extending direction of the data line. Equipped with a process.

〔作  用〕[For production]

上述した手段(1)によれば、前記メモリセル選択用M
ISFETのゲート電極(及びワード線)を細溝内にそ
れに対して自己整合で形成したので、ゲート電極の占有
面積及び製造工程におけるマスク合せ余裕面積に相当す
る分、メモリセル面積を縮小し、DRAMの集積度を向
上することができる。また、前記ゲート電極を細溝内に
形成したので、細溝で形成される段差形状を緩和し、細
溝上の表面を平坦化することができる。この細溝上には
データ線が延在するので、データ線の断線等を低減し、
DRAMの電気的信頼性を向上することができる。
According to the above-mentioned means (1), the memory cell selection M
Since the gate electrode (and word line) of the ISFET is formed in the narrow groove in a self-aligned manner with respect to the gate electrode, the memory cell area can be reduced by the area occupied by the gate electrode and the mask alignment margin area in the manufacturing process, and the DRAM The degree of integration can be improved. Furthermore, since the gate electrode is formed within the narrow groove, the step shape formed by the narrow groove can be relaxed and the surface above the narrow groove can be flattened. Since the data line extends over this narrow groove, disconnection of the data line is reduced,
The electrical reliability of DRAM can be improved.

上述した手段(2)によれば、前記メモリセルアレイの
端部において、細溝内の活性島領域の側壁に形成された
ゲート電極(又はワード線)と前記細溝内において非活
性島領域の側壁に形成された導電膜とを離隔することが
できるので、ワード線間の短絡を防止し、DRAMの電
気的信頼性を向上することができる。
According to the above-mentioned means (2), at the end of the memory cell array, the gate electrode (or word line) formed on the sidewall of the active island region in the narrow groove and the sidewall of the inactive island region in the narrow groove. Since the conductive film formed on the word lines can be separated from each other, short circuits between word lines can be prevented and the electrical reliability of the DRAM can be improved.

上述した手段(3)によれば、前記活性島領域の周囲を
囲むワード線の延在方向の細溝内に前記活性島領域に対
して自己整合でゲート電極を埋込むことができると共に
、このゲート電極でワード線を形成することができ、し
かもデータ線の延在方向の細溝内の活性島領域の側壁に
はこの細溝内においで対向する他の活性島領域の側壁に
形成されるゲート電極と前隅したゲート電極を前記活性
島領域に対して自己整合で形成することができる。
According to the above-mentioned means (3), it is possible to embed the gate electrode in the narrow groove surrounding the active island region in the extending direction of the word line in a self-aligned manner with respect to the active island region; A word line can be formed by the gate electrode, and a word line can be formed on the side wall of the active island region in the narrow groove in the direction in which the data line extends, and on the side wall of another active island region facing within the narrow groove. A gate electrode and a front corner gate electrode can be formed in self-alignment with the active island region.

この結果、細溝(素子分離領域)とゲート電極(又はワ
ード線)と間の製造工程におけるマスク合せ余裕寸法を
なくすことができる。
As a result, it is possible to eliminate the margin for mask alignment in the manufacturing process between the narrow groove (element isolation region) and the gate electrode (or word line).

以下、本発明の構成について、分離併合型情報蓄積用容
量素子でメモリセルが構成されるDRAMに本発明を適
用した一実施例とともに説明する。
Hereinafter, the configuration of the present invention will be described together with an embodiment in which the present invention is applied to a DRAM in which memory cells are configured with separate/combined type information storage capacitor elements.

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
Note that throughout the description of the embodiments, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.

〔発明の実施例〕[Embodiments of the invention]

(実施例1) 本実施例■は、フォールプツトピットライン方式を採用
するDRAMに本発明を適用した、本発明の第1実施例
である。
(Embodiment 1) Embodiment (2) is a first embodiment of the present invention in which the present invention is applied to a DRAM employing a fall pit line method.

本発明の実施例!であるDRAMの構成を第3図(要部
等価回路図)で示す。
Example of the present invention! The configuration of a DRAM is shown in FIG. 3 (main part equivalent circuit diagram).

第3図に示すように、D RA Mはフォールプツトビ
ットライン方式(2交点方式又は折り返しビット線方式
)で構成されている。第3図の中央部にはメモリセルア
レイ(メモリセルマット)が配置されている。
As shown in FIG. 3, the DRAM is constructed using a folded bit line method (two-intersection method or folded bit line method). A memory cell array (memory cell mat) is arranged in the center of FIG.

前記メモリセルアレイは列方向に相補性データ線DL、
DLを延在させている。この相補性ブタ線DLは行方向
に複数組配置されている。相補性データ線DLは夫々の
一端側がセンスアンプSAに接続されている。
The memory cell array has complementary data lines DL in the column direction;
DL is being extended. A plurality of sets of complementary pig lines DL are arranged in the row direction. One end of each complementary data line DL is connected to a sense amplifier SA.

相補性データ線DLと交差する行方向にはワード線WL
を延在させている。ワード線WLは列方向に複数本配置
されている。図示していないが、夫々のワードaWLは
メモリセルアレイの端部に配置された行デコーダ回路X
−DECに接続され選択されるように構成されている。
In the row direction intersecting the complementary data line DL, there is a word line WL.
is being extended. A plurality of word lines WL are arranged in the column direction. Although not shown, each word aWL is connected to a row decoder circuit X arranged at the end of the memory cell array.
- configured to be connected to and selected by the DEC;

相補性データ線DLの夫々とワード線WLとの交差部に
は 1 [bit]の情報を記憶するメモリセルMが配
置されている。メモリセルMは、メモリセル選択用M 
I S F E T Q sと、その一方の半導体領域
に直列に一方の電極が接続された情報蓄積用容量素子C
とで構成されている。メモリセル選択用MISFETQ
sはnチャネルで構成されている。情報蓄積用容量素子
Cは後述するが分離併合型情報蓄積用容量素子で構成さ
れている。
A memory cell M that stores 1 [bit] of information is arranged at the intersection of each of the complementary data lines DL and the word line WL. Memory cell M is M for memory cell selection.
I S F E T Q s and an information storage capacitive element C whose one electrode is connected in series to one of the semiconductor regions.
It is made up of. MISFETQ for memory cell selection
s is composed of n channels. The information storage capacitor C, which will be described later, is composed of a separate and merged information storage capacitor.

メモリセルMのメモリセル選択用M I S FETQ
sは、他方の半導体領域が相補性データ、$9!DLに
接続され、ゲート電極がワード線WLに接続されている
。情報蓄積用容量素子Cの他方の電極は電源電圧1 /
 2 V c cに接続されている。この電源電圧L/
2V、。は回路の基準電圧■、8(例えばO[V])と
回路の電源電圧v、c(例えば5[V])との中間の電
位(例えば2.5[V])である。他方の電極に印加さ
れる電源電圧l/2■ccは、情報蓄積用容量素子Cの
電極間に加わる電界強度を低減し、誘電体膜の絶縁耐圧
の劣化を低減することができる。
M I S FETQ for memory cell selection of memory cell M
s has complementary data in the other semiconductor region, $9! It is connected to DL, and its gate electrode is connected to word line WL. The other electrode of the information storage capacitive element C has a power supply voltage of 1/
Connected to 2 Vcc. This power supply voltage L/
2V,. is an intermediate potential (for example, 2.5 [V]) between the circuit reference voltage (2), 8 (for example, O [V]) and the circuit power supply voltage (v, c) (for example, 5 [V]). The power supply voltage l/2cc applied to the other electrode can reduce the electric field strength applied between the electrodes of the information storage capacitive element C, and can reduce deterioration of the dielectric breakdown voltage of the dielectric film.

前記センスアンプSAは前記相補性データ線DLで伝達
されるメモリセルMの情報を増幅するように構成されて
いる。センスアンプSAで増幅された情報はYスイッチ
用MISFETQyを通してコモンデータ線I10.I
10に出力される。Yスイッチ用MISFETQyはn
チャネルで構成されている。
The sense amplifier SA is configured to amplify information of the memory cell M transmitted through the complementary data line DL. The information amplified by the sense amplifier SA is passed through the Y switch MISFET Qy to the common data line I10. I
10 is output. MISFETQy for Y switch is n
Consists of channels.

前記Yスイッチ用MISFETQyはそのゲート電極が
Yセレクト信号線YSLに接続され制御されるように構
成されている。Yセレクト信号線YSLは1組の相補性
データ線DLに対して1本設けられている。Yセレクト
信号線YSLは、相補性データ線DLと同一列方向に延
在し、各相補性データ線DL間に配置されている。つま
り、相補性データ線DLとYセレクト信号線YSLとは
行方向に交互に配置されている。Yセレク1−信号線Y
SLはメモリセルアレイの端部に配置された列デコーダ
回路Y−DECに接続され選択されるように構成されて
いる。
The Y switch MISFET Qy is configured such that its gate electrode is connected to and controlled by the Y select signal line YSL. One Y select signal line YSL is provided for one set of complementary data lines DL. The Y select signal line YSL extends in the same column direction as the complementary data lines DL, and is arranged between each complementary data line DL. That is, the complementary data lines DL and Y select signal lines YSL are arranged alternately in the row direction. Y select 1-signal line Y
SL is configured to be connected to and selected by a column decoder circuit Y-DEC arranged at the end of the memory cell array.

前記コモンデータ線I10はメモリセルアレイの端部に
配置されたメインアンプMAに接続されている。メイン
アンプMAは、スイッチ用MISFET(符号を付けな
い)、出力信号AIXDOL、DOL、データ出力バッ
ファ回路DOBの夫々を通して、出力トランジスタDo
utに接続されている。
The common data line I10 is connected to a main amplifier MA arranged at the end of the memory cell array. The main amplifier MA outputs an output transistor Do through a switch MISFET (no code), output signals AIXDOL and DOL, and a data output buffer circuit DOB.
connected to ut.

つまり、メインアンプMAでさらに増幅されたメモリセ
ルMの情報は、出力信号線DOL、データ出力バラフッ
回路DOB等を通して、出力トランジスタDoutで出
力される。
That is, the information of the memory cell M further amplified by the main amplifier MA is outputted by the output transistor Dout through the output signal line DOL, the data output balance circuit DOB, and the like.

次に、前記DRAMの具体的な構造について、第1図(
メモリセルアレイの要部平面図)及び第2図(第1図の
1−1切断線及び■−■切断線で切った断面図)を用い
て簡単に説明する1本実施例は16 [Mbitl又は
64 [Mbitlの大容量を有するDRAMに本発明
を適用した実施例である。
Next, the specific structure of the DRAM will be explained in FIG.
This embodiment, which will be briefly explained using FIG. 2 (a plan view of the main part of the memory cell array) and FIG. This is an example in which the present invention is applied to a DRAM having a large capacity of 64 [Mbitl].

第1図及び第2図に示すように、DRAMは単結晶珪素
からなるp型半導体基板1で構成されている。前記DR
AMのメモリセルMは細溝2で周囲を囲まれた活性島領
域3及びその側壁に構成されている。
As shown in FIGS. 1 and 2, the DRAM is composed of a p-type semiconductor substrate 1 made of single crystal silicon. Said DR
The AM memory cell M is formed in an active island region 3 surrounded by a narrow groove 2 and its sidewalls.

前記細溝2はメモリセルMの形成領域間において半導体
基板1の主面に構成されている。この細溝2は相補性デ
ータ線(17)DL、ワード線(10) WLの夫々の
延在方向において溝幅寸法が異なっている。この細溝2
の相補性データ線DLの延在方向(列方向)は広い溝幅
寸法W。例えば1.0[μm]程度の寸法で構成されて
いる。細溝2のワード線WLの延在方向(行方向)は狭
い溝幅寸法w1.1例えば0.5[μm]程度の寸法で
構成されている。夫々の細溝2の半導体基板1の表面か
らの深さは例えば3.0〜5.0[μm]程度の寸法で
構成されている。この細溝2は、RIE等の異方性エツ
チングで形成され、細い溝幅寸法で深く構成されている
The narrow groove 2 is formed on the main surface of the semiconductor substrate 1 between the formation regions of the memory cells M. The width of this narrow groove 2 is different in the direction in which the complementary data line (17) DL and the word line (10) WL extend. This narrow groove 2
The extending direction (column direction) of the complementary data line DL has a wide groove width dimension W. For example, the size is about 1.0 [μm]. The narrow groove 2 in the extending direction (row direction) of the word line WL has a narrow groove width w1.1, for example, about 0.5 μm. The depth of each of the narrow grooves 2 from the surface of the semiconductor substrate 1 is, for example, approximately 3.0 to 5.0 μm. This narrow groove 2 is formed by anisotropic etching such as RIE, and has a narrow groove width and a deep structure.

細溝2の底部であって半導体基板1の主面上には素子間
分離用絶縁1]i4が構成されている。この素子間分離
用絶縁膜4は細溝2で周囲を囲まれた活性島領域3間を
電気的に分離するように構成されている。素子間分離用
絶縁膜4は例えば細溝2の底部の半導体基板1の主面を
選択的に酸化した酸化珪素膜で形成されている。前記細
溝2及び素子間分離用絶縁膜4はメモリセルM間特にメ
モリセルMの情報蓄積用容量素子C間を電気的に分雑す
る素子分離領域を構成している。
At the bottom of the narrow groove 2 and on the main surface of the semiconductor substrate 1, an inter-element isolation insulator 1]i4 is formed. This inter-element isolation insulating film 4 is configured to electrically isolate active island regions 3 surrounded by narrow grooves 2 . The element isolation insulating film 4 is formed of, for example, a silicon oxide film in which the main surface of the semiconductor substrate 1 at the bottom of the narrow groove 2 is selectively oxidized. The narrow groove 2 and the element isolation insulating film 4 constitute an element isolation region that electrically divides the memory cells M, particularly between the information storage capacitors C of the memory cells M.

なお、細溝2の底部であって半導体基板1の主面部(素
子間分離用絶縁膜4の下部)には図示しないが半導体基
板1に比べて高い不純物濃度のp型半導体領域を設けて
いる。このp型半導体領域は、所謂チャネルストッパ領
域として使用され、メモリセルM間を電気的に分離する
能力をより高めることができる。
Although not shown, a p-type semiconductor region with a higher impurity concentration than the semiconductor substrate 1 is provided at the bottom of the narrow groove 2 and on the main surface of the semiconductor substrate 1 (underneath the insulating film 4 for isolation between elements). . This p-type semiconductor region is used as a so-called channel stopper region, and can further enhance the ability to electrically isolate the memory cells M.

前記活性島領域3は前述の広い溝幅寸法W。及び狭い溝
幅寸法Wゆを有する細溝2で周囲を囲まれた平面形状を
方形状で構成している。活性島領域3は、例えば相補性
データ線DLの延在方向が1.0〔μm〕程度、ワード
線WLの延在方向が1゜5[μml程度の平面形状を長
方形状で構成している。
The active island region 3 has the aforementioned wide groove width dimension W. The planar shape surrounded by narrow grooves 2 having a narrow groove width dimension W is formed into a rectangular planar shape. The active island region 3 has a rectangular planar shape with, for example, a complementary data line DL of about 1.0 μm in the extending direction and a word line WL of about 1.5 μm in the extending direction. .

前記メモリセルMの情報蓄積用容量素子Cは活性島領域
3の周囲の側壁に沿って構成されている。
The information storage capacitive element C of the memory cell M is formed along the sidewall around the active island region 3.

情報蓄積用容量素子Cは、主にn゛型半導体領域5、誘
電体膜6及びプレート電極7で構成されている。
The information storage capacitive element C is mainly composed of an n' type semiconductor region 5, a dielectric film 6, and a plate electrode 7.

n°型半導体領域5は、一方の電極として使用され、活
性島領域3の周囲の側壁において半導体基板1の主面部
に構成されている。n°型半導体領域5は、活性島領域
3の下側(細溝2の底部側)例えば深さ方向に2.0〜
3.○[μmコ程度の寸法で形成されている。前記誘電
体膜6は細溝2の内部において前記n°型半導体領域5
の主面上に積層されている。
The n° type semiconductor region 5 is used as one electrode and is formed on the main surface of the semiconductor substrate 1 on the sidewall around the active island region 3. The n° type semiconductor region 5 is located below the active island region 3 (on the bottom side of the narrow groove 2), for example, in a depth direction of 2.0 to
3. ○It is formed with a size of about [μm]. The dielectric film 6 connects the n° type semiconductor region 5 inside the narrow groove 2.
is laminated on the main surface.

誘電体膜6は例えばCVD法で堆積した窒化珪素膜に酸
化処理を施した窒化珪素膜と酸化珪素膜とを重ね合せた
複合膜で形成する。また、誘電体膜6は酸化珪素膜、窒
化珪素膜の夫々の単層で形成してもよい。プレート電極
7は前記誘電体膜6の上層であって細溝2内に埋込まれ
ている。つまり、プレート電極7は、メモリセルMの情
報WDX用容量素子Cとそれに隣接する行方向及び列方
向の他のメモリセルMの情報蓄積用容量素子Cのプレー
ト電極7と一体に構成されかつ兼用されている。
The dielectric film 6 is formed of a composite film in which, for example, a silicon nitride film deposited by a CVD method is subjected to an oxidation treatment, and a silicon oxide film is superimposed on the silicon nitride film. Further, the dielectric film 6 may be formed of a single layer of a silicon oxide film or a silicon nitride film. The plate electrode 7 is an upper layer of the dielectric film 6 and is embedded in the narrow groove 2 . In other words, the plate electrode 7 is integrally configured with the information WDX capacitor C of the memory cell M and the plate electrode 7 of the information storage capacitor C of the other memory cells M in the row and column directions adjacent thereto, and also serves the same purpose. has been done.

プレート電極7は例えばCVD法で堆積した、所定の不
純物(P又はAs)が導入された多結晶珪素膜で形成さ
れている。つまり、この情報蓄積用容量素子Cは所ff
Mo、S構造で構成されている。さらに、情報蓄積用容
量素子Cは素子分離領域(細溝2)の領域内において設
けられているので分離併合型情報蓄積用容量素子(以下
、この名称を使用する)を構成している。
The plate electrode 7 is formed of a polycrystalline silicon film doped with a predetermined impurity (P or As), which is deposited by, for example, a CVD method. In other words, this information storage capacitive element C is
It is composed of Mo, S structure. Furthermore, since the information storage capacitive element C is provided within the element isolation region (narrow groove 2), it constitutes a separate/combined type information storage capacitive element (hereinafter, this name will be used).

メモリセルMのメモリセル選択用MI S FETQs
は活性島領域3の主面及び活性島領域3の側壁の上側に
構成されている。メモリセル選択用MISFETQsは
、主に半導体基板1 (チャネル形成領域)、ゲート絶
縁膜9、ゲート電極10.ソース領域及びドレイン領域
である一対のn°型半導体領域5及びに型半導体領域1
1で構成されている。
MI S FETQs for memory cell selection of memory cell M
is formed on the main surface of the active island region 3 and above the side wall of the active island region 3. The memory cell selection MISFETQs mainly includes a semiconductor substrate 1 (channel formation region), a gate insulating film 9, a gate electrode 10. A pair of n° type semiconductor regions 5 and 2 type semiconductor regions 1 which are source and drain regions.
It consists of 1.

前記ゲート絶縁膜9は活性島領域3の側壁であって半導
体基板1の主面を酸化した酸化珪素膜で形成されている
The gate insulating film 9 is a side wall of the active island region 3 and is formed of a silicon oxide film obtained by oxidizing the main surface of the semiconductor substrate 1.

ゲート電極10は前記活性島領域3の側壁の上部であっ
て半導体基板1の主面上にゲート絶縁膜9を介在させて
構成されている。ゲート電極10は、活性島領域3の周
囲に沿って平面形状がリング形状で構成されている。こ
のゲート電極10は細溝2の底部に埋込まれたプレート
電極7と絶縁膜8を介在させて電気的に分離されている
The gate electrode 10 is formed on the side wall of the active island region 3 and on the main surface of the semiconductor substrate 1 with a gate insulating film 9 interposed therebetween. The gate electrode 10 has a ring-shaped planar shape along the periphery of the active island region 3 . This gate electrode 10 is electrically isolated from a plate electrode 7 buried in the bottom of the narrow groove 2 with an insulating film 8 interposed therebetween.

ゲート電極10は、広い溝幅寸法W。を有する細711
2部分においては活性島領域3の側壁のみに、狭い溝幅
寸法W、、を有する細溝2部分においては実質的に細m
2内に埋込まれている。つまり、ゲート電tiioの広
い溝幅寸法W0を有する細溝2部分は、同一部分の細溝
2内において対向する他の活性島領域3の側壁に形成さ
れた他のメモリセルMのメモリセル選択用M I S 
F E T Q sのゲート電極10と離隔さ九電気的
に分離されている。また、ゲート電極10の狭い溝幅寸
法W1.l を有する細溝2部分は、同一部分の細溝2
内において対向する他の活性島領域3の側壁に形成され
た他のメモリセルMのメモリセル選択用M I S F
 E T Q sのゲート電極10と一体に構成され電
気的に接続されている。このゲート電極10は、活性島
領域3の周囲においてメモリセル選択用M I S F
 E T Q sのゲート電極として使用されているが
、全体としては行方向に延在するワード線(WL)10
を構成している。
The gate electrode 10 has a wide groove width dimension W. Thin 711 with
In the second part, a narrow groove having a narrow groove width W, is formed only on the side wall of the active island region 3, and in the second part, a substantially narrow groove W is formed.
It is embedded within 2. In other words, the narrow groove 2 portion having the wide groove width dimension W0 of the gate electrode tiio is used to select the memory cell M of the other memory cell M formed on the side wall of another active island region 3 that faces the narrow groove 2 in the same portion. For MIS
It is electrically isolated from the gate electrode 10 of the FETQs by a distance. Furthermore, the narrow groove width dimension W1 of the gate electrode 10. The narrow groove 2 part having l is the narrow groove 2 part of the same part.
M I S F for memory cell selection of other memory cells M formed on side walls of other active island regions 3 facing each other within
It is integrally constructed and electrically connected to the gate electrode 10 of E T Q s. This gate electrode 10 is connected to a memory cell selecting MISF around the active island region 3.
The word line (WL) 10 is used as the gate electrode of E T Q s, but extends in the row direction as a whole.
It consists of

ゲート電極10及びワード線10は1例えばCVD法で
堆積され、抵抗値を低減するn型不純物(P又はAs)
が導入された多結晶珪素膜にR4E等の異方性エツチン
グを施して形成されている。この所謂エッチバック処理
は、多結晶珪素膜の堆積した膜厚に相当する分、多結晶
珪素膜をエツチングで除去することによって、平坦部分
の多結晶珪素膜を除去し、段差部分の多結晶珪素膜を残
存させることができる。前記多結晶珪素膜は、ゲート電
極10間を接触させるために狭い溝幅寸法W、の細溝2
を実質的に埋込み、かつゲート電極10間を分離するた
めに広い溝幅寸法W0の細溝2を埋込まない範囲の膜厚
で堆積させる必要がある。つまり、多結晶珪素膜は、狭
い溝幅寸法W、、、の約2分の1の寸法に相当する膜厚
以上で堆積し、広い溝幅寸法W0の2分の1の寸法に相
当する膜厚に比べて薄い膜厚で堆積させる(wt、+/
2≦多結晶珪素膜の膜厚くW。/2)。前記ゲート電極
10は、例えばゲート長寸法が1.0[μm]程度で形
成され、0.25〜0.30[μm]程度の膜厚で形成
されている。
The gate electrode 10 and the word line 10 are deposited by, for example, a CVD method, and are doped with an n-type impurity (P or As) to reduce the resistance value.
It is formed by performing anisotropic etching such as R4E on a polycrystalline silicon film into which is introduced. This so-called etch-back process involves etching away the polycrystalline silicon film by an amount corresponding to the thickness of the deposited polycrystalline silicon film. The membrane can remain. The polycrystalline silicon film has a narrow groove 2 with a narrow groove width dimension W in order to bring the gate electrodes 10 into contact with each other.
In order to substantially bury the gate electrodes 10 and isolate the gate electrodes 10, it is necessary to deposit the film with a thickness within a range that does not bury the narrow grooves 2 having the wide groove width W0. In other words, the polycrystalline silicon film is deposited to a thickness equal to or more than about half of the narrow groove width dimension W, . (wt, +/
2≦Thickness W of polycrystalline silicon film. /2). The gate electrode 10 is formed, for example, with a gate length of about 1.0 [μm] and a film thickness of about 0.25 to 0.30 [μm].

このように構成されるゲート電極lOは活性島領域3、
細溝2の夫々に対して自己整合で形成され今、シかも、
ゲート電極10は、細溝2の溝幅寸法。
The gate electrode IO configured in this way has an active island region 3,
Formed in self-alignment with each of the narrow grooves 2,
The gate electrode 10 has the groove width dimension of the narrow groove 2.

多結晶珪素膜の堆積する膜厚、エツチング量の夫々を適
度に設定することにより、製造上自動的に、ワード線W
Lの延在方向を一体に構成しかつ相補性データ線DLの
延在方向を離隔することができる。
By appropriately setting the thickness of the polycrystalline silicon film and the amount of etching, the word line W can be automatically adjusted during manufacturing.
The extending directions of the complementary data lines DL can be formed integrally, and the complementary data lines DL can be separated from each other in the extending direction.

なお、ゲート電極10及びワード線(WL)10は、D
RAMの動作速度を決定する重要な要素となるので、多
結晶珪素膜以外の低抵抗ゲート材料で形成してもよい。
Note that the gate electrode 10 and word line (WL) 10 are
Since it is an important factor in determining the operating speed of the RAM, it may be formed of a low resistance gate material other than polycrystalline silicon film.

具体的に、ゲート電極10及びワード線10は、高融点
金属(Mo、Ti、Ta、W)膜、高融点金属シリサイ
ド(MoSi、TiSi、TaSi、WSi)膜の夫々
の単層、又は多結晶珪素膜上に前記金属膜を積層した複
合膜で構成する。
Specifically, the gate electrode 10 and the word line 10 are made of a single layer of a high melting point metal (Mo, Ti, Ta, W) film, a high melting point metal silicide (MoSi, TiSi, TaSi, WSi) film, or a polycrystalline film. It is composed of a composite film in which the metal film is laminated on a silicon film.

ソース領域又はドレイン領域である一方のn゛型半導体
領域5は前記分離併合型情報蓄積用容置素子Cの一方の
電極であるゴ型半導体領域5で構成されている。ドレイ
ン領域又はソース領域である他方のn−型半導体領域1
1は活性島領域3の上部全面であって半導体基板1の主
面部に設けられている。この1型半導体領域11は、メ
モリセル選択用MISFETQsのチャネル形成領域(
半導体基板1)自体が高抵抗領域であり、若干抵抗値が
高くても動作速度上は問題ないので、低不純物濃度で形
成されている。低不純物濃度で構成されるn−型半導体
領域11は、メモリセル選択用MISFETQsのチャ
ネル形成領域側への不純物の拡散量が少ないので、実効
チャネル長を充分に確保することができる。
One of the n-type semiconductor regions 5, which is a source region or a drain region, is constituted by a go-type semiconductor region 5, which is one electrode of the separated/combined type information storage container element C. The other n-type semiconductor region 1 which is a drain region or a source region
1 is the entire upper surface of the active island region 3 and is provided on the main surface of the semiconductor substrate 1 . This type 1 semiconductor region 11 is a channel forming region (
The semiconductor substrate 1) itself is a high resistance region, and even if the resistance value is slightly high, there is no problem in operating speed, so it is formed with a low impurity concentration. In the n-type semiconductor region 11 having a low impurity concentration, the amount of impurity diffused toward the channel formation region of the memory cell selection MISFETQs is small, so that a sufficient effective channel length can be ensured.

メモリセル選択用MISFETQSの他方のに型半導体
領域11には層間絶縁膜12及び層間絶RWA15に形
成された接続孔16を通して相補性データ線(DL)1
7が接続されている。層間絶縁膜12は例えばCVD法
で堆積した酸化珪素膜で形成されている。眉間絶縁膜1
5は例えばCVD法で堆積した酸化珪素膜上にCVD法
で堆積したBPSG (ボロン入すフォスフオシリケー
ドガラス)膜を積層した複合膜で形成されている。相補
性データ線17は例えばCu又は及びSiが添加された
アルミニウム合金膜、高融点金属膜(例えば選択CVD
法で堆積したW膜)等で形成されている。
A complementary data line (DL) 1 is connected to the other square-type semiconductor region 11 of the memory cell selection MISFET QS through a connection hole 16 formed in the interlayer insulating film 12 and the interlayer isolation RWA 15.
7 is connected. The interlayer insulating film 12 is formed of, for example, a silicon oxide film deposited by the CVD method. Glabella insulation film 1
5 is formed of a composite film in which, for example, a BPSG (boron-containing phosphosilicate glass) film deposited by the CVD method is laminated on a silicon oxide film deposited by the CVD method. The complementary data line 17 is made of, for example, an aluminum alloy film doped with Cu or Si, a high melting point metal film (for example, a selective CVD film).
It is formed of a W film deposited by a method.

このように1分離併合型情報蓄積用容量素子Cでメモリ
セルMを構成するDRAMにおいて、メモリセルMのメ
モリセル選択用MISFETQSを、ワード線WLの延
在方向の溝幅寸法W1.lが狭く相補性データ線DLの
延在方向の溝幅寸法W。
In this way, in a DRAM in which a memory cell M is constituted by a one-separation/combination type information storage capacitor C, the memory cell selection MISFET QS of the memory cell M is connected to the trench width dimension W1 in the extending direction of the word line WL. l is narrow and the groove width dimension W in the extending direction of the complementary data line DL.

が広い細溝2で周囲を囲まれた活性島領域3に構成し、
メモリセル選択用MISFETQsのゲート電極を、前
記ワード線WLの延在方向の細1f12内に選択的に埋
込み、かつ相補性データ線DLの延在方向の細溝2内の
活性島領域3の側壁に細溝2に対して自己整合で構成す
る。この構成により、前記メモリセルMのメモリセル選
択用MISFETQsのゲート電極(及びワード線)1
0を細溝2内に自己整合で形成したので、ゲート電極1
0の占有面積及び製造工程におけるマスク合せ余裕面積
に相当する分、メモリセルM面積を縮小し、DRAMの
集積度を向上することができる。しかも、ワード線WL
の延在方向の複数のメモリセル選択用MISFETQS
の夫々のゲート電極10は互いに一体に構成されるので
、ワード線lOはゲート電極10を形成すると共に自動
的に形成することができる。
is formed into an active island region 3 surrounded by a wide narrow groove 2,
The gate electrode of the memory cell selection MISFET Qs is selectively buried in the narrow groove 1f12 in the extending direction of the word line WL, and the side wall of the active island region 3 in the narrow groove 2 in the extending direction of the complementary data line DL. It is constructed by self-alignment with respect to the narrow groove 2. With this configuration, the gate electrode (and word line) 1 of the memory cell selection MISFET Qs of the memory cell M
0 was formed in the narrow groove 2 by self-alignment, so that the gate electrode 1
The area of the memory cell M can be reduced by an amount corresponding to the occupied area of 0 and the mask alignment margin area in the manufacturing process, and the degree of integration of the DRAM can be improved. Moreover, the word line WL
MISFET QS for selecting multiple memory cells in the extending direction of
Since the gate electrodes 10 of each of the gate electrodes 10 are integrally formed with each other, the word line IO can be formed automatically at the same time as the gate electrode 10 is formed.

また、前記メモリセルMの分離併合型情報蓄積用容量素
子Cは細溝2内に自己整合で形成されているので、分離
併合型情報蓄積用容量素子Cの占有面積及び製造工程に
おけるマスク合せ余裕面積に相当する分、メモリセルM
面積をさらに縮小し、DRAMの集積度を向上すること
ができる。
Furthermore, since the separate/combined type information storage capacitor element C of the memory cell M is formed in a self-aligned manner within the narrow groove 2, the area occupied by the separate/combined type information storage capacitor element C and the mask alignment margin in the manufacturing process. Memory cell M corresponding to the area
The area can be further reduced and the degree of integration of the DRAM can be improved.

また、前記ゲート電極10を細溝2内に形成したので、
細i#2で形成される段差形状を緩和しく細溝2で形成
される凹部を埋込み)、細溝2上の表面を平坦化するこ
とができる。この細溝2上には相補性データ線17が延
在するので、相補性データ線17の段差形状に起因する
断線等を低減し、DRAMの電気的信頼性を向上するこ
とができる。
Furthermore, since the gate electrode 10 is formed within the narrow groove 2,
The step shape formed by the narrow i#2 can be relaxed and the recess formed by the narrow groove 2 can be filled in), and the surface above the narrow groove 2 can be flattened. Since the complementary data line 17 extends over the narrow groove 2, it is possible to reduce disconnections caused by the stepped shape of the complementary data line 17 and improve the electrical reliability of the DRAM.

また、前記ワード線(又はゲート電極)10は細溝2内
に形成され、ワード線10と相補性データ線17との間
の絶縁分離面積及び製造工程における合せ余裕面積は実
質的に廃止される。したがって、相補性データM17と
メモリセル選択用MISFETQsの他方のn−型半導
体領域11との接続は相補性データ線17と活性島領域
3の上部の主面との接続に必要な面積だけ確保できれば
よいので、活性島領域3の占有面積つまりメモリセルM
の占有面積を著しく低減することができる。
Further, the word line (or gate electrode) 10 is formed in the narrow groove 2, and the insulation separation area between the word line 10 and the complementary data line 17 and the combined margin area in the manufacturing process are substantially eliminated. . Therefore, the connection between the complementary data M17 and the other n-type semiconductor region 11 of the memory cell selection MISFET Qs is possible if only the area necessary for the connection between the complementary data line 17 and the upper main surface of the active island region 3 is secured. Therefore, the occupied area of the active island region 3, that is, the memory cell M
The area occupied can be significantly reduced.

なお5分離併合型情報蓄積用容量素子Cは、細溝2の深
さを深く形成し、電荷蓄積面積を増大することによって
、占有面積を増大することなく、情報となる電荷量を自
由に増加することができる。
In addition, in the 5-separation combined type information storage capacitive element C, by forming the narrow groove 2 deep and increasing the charge storage area, the amount of charge that becomes information can be freely increased without increasing the occupied area. can do.

前記側々のメモリセルMを構成する活性島領域3の周囲
を囲む細溝2のうち、メモリセルアレイの端部(最つど
も外周)に位置する細溝2の溝幅寸法W6は、メモリセ
ルアレイ内の活性島領域3の周囲の相補性データ線17
の延在方向の細溝2の溝幅寸法W0と同等又はそれに比
べて若干大きく構成されている。この溝幅寸法W6を有
する細溝2はメモリセルアレイの周囲を取囲みその領域
を規定するように構成されている。メモリセルアレイの
周囲を取囲む細溝2は、メモリセルアレイ内の各活性島
領域3の周囲を囲む細溝2と同様に底部分にプレート電
極子が埋込まれており、このプレート電極7の表面の高
さが均一に形成されるように溝幅寸法W6を全域におい
て均一に(又は溝幅寸法W。と同一に)構成している。
Among the narrow grooves 2 surrounding the active island regions 3 constituting the side memory cells M, the groove width dimension W6 of the narrow groove 2 located at the end (most often on the outer periphery) of the memory cell array is the same as that of the memory cell array. Complementary data line 17 around active island region 3 within
The groove width dimension W0 of the narrow groove 2 in the extending direction is equal to or slightly larger than the groove width dimension W0. The narrow groove 2 having the groove width dimension W6 is configured to surround the periphery of the memory cell array and define its area. The narrow groove 2 surrounding the memory cell array has a plate electrode embedded in its bottom portion, similar to the narrow groove 2 surrounding each active island region 3 in the memory cell array, and the surface of the plate electrode 7 The groove width dimension W6 is configured to be uniform (or the same as the groove width dimension W) over the entire area so that the height of the groove is uniform.

メモリセルアレイの周囲を取囲む細溝2で規定されるメ
モリセルアレイの外周側の非活性島領域3Aの側壁には
、ゲート電極10及びワード線1oを形成する工程と同
一工程で導電膜10Aが形成されている。この導電膜1
0Aは、細溝2の溝幅寸法W6が広く形成されているの
で、メモリセルアレイ内の活性島領域3の側壁に形成さ
れるゲート電極10又はワード線10とa隔され電気的
に分離されている。
A conductive film 10A is formed on the sidewall of the non-active island region 3A on the outer peripheral side of the memory cell array defined by the narrow groove 2 surrounding the memory cell array in the same process as the process of forming the gate electrode 10 and the word line 1o. has been done. This conductive film 1
0A is formed so that the groove width dimension W6 of the narrow groove 2 is wide, so that it is electrically isolated by a distance from the gate electrode 10 or word line 10 formed on the side wall of the active island region 3 in the memory cell array. There is.

このように、前記メモリセルアレイの個々の活性島領域
3の周囲を囲む細溝2のうちメモリセルアレイの端部に
位置する細溝2の溝幅寸法W6を、メモリセルアレイ内
の活性島領域3の周囲の相補性データ線(DL)の延在
方向の細溝2の溝幅寸法Woと同等又はそれに比べて大
きく構成する。この構成により、前記メモリセルアレイ
の端部において、1fNR2内の活性島領域3の側壁に
形成されたゲート電極(又はワード線)10と前記細溝
2内において非活性島領域3Aの側壁に形成された導電
膜10Aとを離隔することができるので、ワード線10
間の短絡を防止し、DRAMの電気的信頼性を向上する
ことができる。
In this way, the groove width dimension W6 of the narrow groove 2 located at the end of the memory cell array among the narrow grooves 2 surrounding the periphery of each active island region 3 in the memory cell array is determined by It is configured to be equal to or larger than the groove width dimension Wo of the narrow groove 2 in the extending direction of the surrounding complementary data line (DL). With this configuration, at the end of the memory cell array, the gate electrode (or word line) 10 is formed on the side wall of the active island region 3 in 1fNR2, and the gate electrode (or word line) 10 is formed on the side wall of the inactive island region 3A in the narrow groove 2. The conductive film 10A can be separated from the word line 10A.
It is possible to prevent short circuits between the two and improve the electrical reliability of the DRAM.

前記メモリセルアレイを列方向に延在するワード線(W
L)10は、メモリセルアレイの端部においてワード線
(WL)17により引出され、このワード線17を介在
させて図示しない行デコーダ回路X−DECに接続され
ている。ワード線17は、メモリセルアレイの周辺部分
にワード線WLの延在方向に配置される2個の活性島領
域(ダミーの活性島領域として使用される)3間の狭い
溝幅寸法W。
A word line (W) extends in the column direction of the memory cell array.
L) 10 is drawn out by a word line (WL) 17 at the end of the memory cell array, and is connected to a row decoder circuit (not shown) via the word line 17. The word line 17 has a narrow trench width dimension W between two active island regions (used as dummy active island regions) 3 arranged in the extending direction of the word line WL in the peripheral portion of the memory cell array.

を有する細溝2内に埋込まれたワード線1oの一部(ゲ
ート電極10)に接続されている。ワード線1oとワー
ド線17との接続は層間#@縁膜12及び15に形成さ
れた接続孔16を通して行われている。本実施例におい
てはワード線17、相補性データ線17の夫々は同一導
電層(同一製造工程)で構成されているが、両者が接触
する等の不具合が生じる場合は両者を異なる導電層で形
成してもよい。
It is connected to a part of the word line 1o (gate electrode 10) buried in the narrow groove 2 having a width. The word line 1o and the word line 17 are connected through connection holes 16 formed in the interlayer #@edge films 12 and 15. In this embodiment, the word line 17 and the complementary data line 17 are each made of the same conductive layer (same manufacturing process), but if a problem such as contact between the two occurs, they should be made of different conductive layers. You may.

前記メモリセルアレイの相補性データ線DLの延在方向
の端部においては細溝2内に埋込まれたプレート電極7
に電位供給用配、114が接続されている。電位供給用
配線14はプレート電極7に電源電圧l/2vccを供
給するように構成されている。
A plate electrode 7 embedded in the narrow groove 2 is located at the end of the complementary data line DL of the memory cell array in the extending direction.
A potential supply wiring 114 is connected to. The potential supply wiring 14 is configured to supply the plate electrode 7 with a power supply voltage 1/2vcc.

電位供給用配線14は、層間絶縁膜12に形成された接
続孔13及び絶縁膜8に導電膜10Aで周囲を規定され
て形成された接続孔13Aを通してプレート電極7に接
続されている。この電位供給用配線14とプレート電極
7との接続部分の細溝2の溝幅寸法W、は例えば前記溝
幅寸法W0と同一か又はそれよりも若干大きな寸法で構
成されている。電位供給用配線14は例えばCVD法で
堆積された。n型不純物が導入された多結晶珪素膜で形
成されている。電位供給用配線14は行方向において所
定間隔で複数配置され、この電位供給用配線14の間隔
は微細にする必要がないのでワード線10の間隔や相補
性データ線17の間隔に比べて大きく形成されている。
The potential supply wiring 14 is connected to the plate electrode 7 through a connection hole 13 formed in the interlayer insulating film 12 and a connection hole 13A formed in the insulating film 8 with a circumference defined by a conductive film 10A. The groove width dimension W of the narrow groove 2 at the connection portion between the potential supply wiring 14 and the plate electrode 7 is, for example, equal to or slightly larger than the groove width dimension W0. The potential supply wiring 14 was deposited by, for example, a CVD method. It is formed of a polycrystalline silicon film into which n-type impurities are introduced. A plurality of potential supply wirings 14 are arranged at predetermined intervals in the row direction, and the intervals between the potential supply wirings 14 do not need to be minute, so they are formed larger than the intervals between the word lines 10 and the complementary data lines 17. has been done.

なお、メモリセルアレイ上には図示しないがYセレクト
信号線YSLが延在するように構成されている。Yセレ
クト信号線YSLは、相補性データ線17間に相補性デ
ータ線17と同一導電層で又は異なる導電層で形成され
ている。
Although not shown, a Y select signal line YSL is configured to extend over the memory cell array. The Y select signal line YSL is formed between the complementary data lines 17 using the same conductive layer as the complementary data line 17 or a different conductive layer.

また、図示しないがメモリセルアレイの外周領域に配置
される、デコーダ回路等の周辺回路を構成する半導体素
子は相補型MISFET (CMO8)で構成されてい
る。また、周辺回路を構成する半導体素子のうち高駆動
能力が要求される部分はバイポーラトランジスタで構成
されている。
Further, although not shown, semiconductor elements constituting peripheral circuits such as decoder circuits arranged in the outer peripheral area of the memory cell array are composed of complementary MISFETs (CMO8). Further, among the semiconductor elements constituting the peripheral circuit, the portions that require high driving ability are composed of bipolar transistors.

次に、前述のDRAMの具体的な製造方法について、第
4図乃至第12図(各製造工程毎に示す要部断面図)を
用いて簡単に説明する。
Next, a specific method of manufacturing the above-mentioned DRAM will be briefly explained using FIGS. 4 to 12 (cross-sectional views of main parts shown for each manufacturing process).

まず、単結晶珪素からなるp°型半導体基板1を用意す
る。この半導体基板1の半導体素子形成面となる主面は
(100)結晶面で形成されている。
First, a p° type semiconductor substrate 1 made of single crystal silicon is prepared. The main surface of this semiconductor substrate 1, which is a surface on which semiconductor elements are formed, is formed as a (100) crystal plane.

次に、前記半導体基板1の主面上の全面に、マスク20
.21.22の夫々を順次積層する。マスク20は半導
体基板1とマスク21との間の応力緩和等に使用される
。マスク20は、例えば半導体基板1の主面を酸化した
酸化珪素膜で形成し、400[人]程度の膜厚で形成す
る。マスク21は耐酸化マスク等に使用される。マスク
21は例えばCVD法で堆積した窒化珪素膜で形成する
。マスク22は主に細溝のエツチングマスクとして使用
される。マスク22は例えばCVD法で堆積したPSG
膜で形成する。
Next, a mask 20 is placed over the entire main surface of the semiconductor substrate 1.
.. 21 and 22 are stacked one after another. The mask 20 is used for stress relaxation between the semiconductor substrate 1 and the mask 21, etc. The mask 20 is formed of, for example, a silicon oxide film obtained by oxidizing the main surface of the semiconductor substrate 1, and is formed to have a thickness of about 400 [layers]. The mask 21 is used as an oxidation-resistant mask or the like. The mask 21 is formed of, for example, a silicon nitride film deposited by the CVD method. The mask 22 is mainly used as an etching mask for narrow grooves. The mask 22 is, for example, PSG deposited by CVD method.
Formed by a membrane.

次に、素子分離領域において、マスク22.21.20
の夫々を順次エツチングにより除去し、半導体基板1の
表面が露出するエツチングマスクを形成する。このエツ
チングマスクはフォトリングラフィ技術及び異方性エツ
チング技術を用いて形成される。
Next, in the element isolation region, masks 22, 21, 20
are sequentially removed by etching to form an etching mask that exposes the surface of semiconductor substrate 1. This etching mask is formed using photolithography and anisotropic etching techniques.

次に、前記エツチングマスク(主にマスク22)を使用
し、露出する半導体基板1の主面をエツチングにより除
去し、第4図に示すように、細溝2を形成する。この細
溝2を形成する工程と共に、この細溝2で周囲を囲まれ
た活性島領域3が形成される。細溝2は、前述のように
、相補性データ線DLの延在方向を広い溝幅寸法W。で
形成し、ワード線WLの延在方向を狭い溝幅寸法W1で
形成する。細溝2はRIE等の異方性エツチングで形成
されている。
Next, using the etching mask (mainly the mask 22), the exposed main surface of the semiconductor substrate 1 is removed by etching to form a narrow groove 2 as shown in FIG. Along with the process of forming the narrow grooves 2, active island regions 3 surrounded by the narrow grooves 2 are formed. As described above, the narrow groove 2 has a wide groove width dimension W in the direction in which the complementary data line DL extends. The word line WL is formed with a narrow groove width dimension W1 in the extending direction. The narrow groove 2 is formed by anisotropic etching such as RIE.

次に、細溝2内において半導体基板1の主面上に酸化珪
素膜(図示しない)を形成する。この酸化珪素膜は例え
ば半導体基板1の主面を酸化することにより形成されて
いる。酸化珪素膜は゛主に細溝2を形成する際の半導体
基板1の主面部のエツチングダメージを除去するように
なっている(犠牲酸化珪素膜の形成処理)。
Next, a silicon oxide film (not shown) is formed on the main surface of the semiconductor substrate 1 within the narrow groove 2 . This silicon oxide film is formed, for example, by oxidizing the main surface of the semiconductor substrate 1. The silicon oxide film is mainly used to remove etching damage on the main surface of the semiconductor substrate 1 when forming the narrow grooves 2 (sacrificial silicon oxide film formation process).

次に、細溝2の底部において半導体基板1の主面部にp
型不純物を導入し、図示しないp型半導体領域(チャネ
ルストッパ領域)を形成する。p型不純物の導入は例゛
えばイオン打込法で行う。
Next, p is applied to the main surface of the semiconductor substrate 1 at the bottom of the narrow groove 2.
Type impurities are introduced to form a p-type semiconductor region (channel stopper region) not shown. The p-type impurity is introduced, for example, by ion implantation.

次に、細溝2の内壁に沿った半導体基板1の主面上(実
際には前記酸化珪素膜上)にマスク23を形成する。マ
スク23は、主に耐酸化マスクとして使用するので、例
えばCVD法で堆積した窒化珪素膜で形成する。そして
、マスク23にRIE等の異方性エツチングを施し、平
坦部分のマスク23は除去し、細溝2の内壁(活性島領
域3の側壁)だけにマスク23を残存させる。この異方
性エツチングは細溝2の底部において半導体基板lの主
面を露出させることができる。
Next, a mask 23 is formed on the main surface of the semiconductor substrate 1 (actually on the silicon oxide film) along the inner wall of the narrow groove 2. Since the mask 23 is mainly used as an oxidation-resistant mask, it is formed of, for example, a silicon nitride film deposited by the CVD method. Then, the mask 23 is subjected to anisotropic etching such as RIE, and the flat portion of the mask 23 is removed, leaving the mask 23 only on the inner wall of the narrow groove 2 (side wall of the active island region 3). This anisotropic etching can expose the main surface of the semiconductor substrate l at the bottom of the narrow groove 2.

次に、前記マスク23及びマスク22を用い、酸化処理
を施すことにより、第5図に示すように、細溝2の底部
において半導体基板1の主面上に素子間分離用絶縁膜4
を形成することができる。素子間分離用絶縁膜4は酸化
珪素膜で形成されている。
Next, by performing oxidation treatment using the masks 23 and 22, as shown in FIG.
can be formed. The element isolation insulating film 4 is formed of a silicon oxide film.

この素子間分離用絶縁膜4を形成する工程の後に、前記
マスク23、マスク22の夫々が除去される。
After the step of forming the element isolation insulating film 4, each of the masks 23 and 22 is removed.

次に、細溝2の内壁つまり活性島領域3の側壁にn°型
半導体領域5を形成する。n°型半導体領域5は分離併
合型情報蓄積用容量素子Cの電極として使用される。n
°型半導体領域5は、例えばイオン打込法又は熱拡散法
を使用し、半導体基板1の主面部にn型不純物(P又は
As)を導入することにより形成されている。n°型半
導体領域5は例えば102” [atoms/ al 
1程度の不純物濃度で形成されている。
Next, an n° type semiconductor region 5 is formed on the inner wall of the narrow groove 2, that is, on the side wall of the active island region 3. The n° type semiconductor region 5 is used as an electrode of a separate/combined type information storage capacitor element C. n
The °-type semiconductor region 5 is formed by introducing an n-type impurity (P or As) into the main surface of the semiconductor substrate 1 using, for example, an ion implantation method or a thermal diffusion method. The n° type semiconductor region 5 has, for example, 102" [atoms/al
It is formed with an impurity concentration of about 1.

次に、第6図に示すように、前記細溝2の内壁であって
活性島領域3の側壁に形成されたn°型半導体領域5の
主面上を含む基板全面に誘電体膜6を形成する。誘電体
膜6は例えばCVD法で堆積した窒化珪素膜とこの窒化
珪素膜の表面に酸化処理を施して形成した酸化珪素膜と
の複合膜で形成する。この複合膜で形成される誘電体膜
6は、ピンホール等に起因する絶縁耐圧不良を低減する
ことができるので、薄膜化が可能で、分離併合型情報蓄
積用容量素子Cの情報となる単位面積当1)の電荷蓄積
量を増加することができる。
Next, as shown in FIG. 6, a dielectric film 6 is formed over the entire surface of the substrate including the main surface of the n° type semiconductor region 5 formed on the inner wall of the narrow groove 2 and the side wall of the active island region 3. Form. The dielectric film 6 is formed of a composite film of, for example, a silicon nitride film deposited by the CVD method and a silicon oxide film formed by subjecting the surface of the silicon nitride film to an oxidation treatment. The dielectric film 6 formed of this composite film can reduce dielectric breakdown voltage defects caused by pinholes, etc., so it can be made thinner, and is a unit that serves as information for the separate-combined type information storage capacitive element C. The amount of charge accumulation per area can be increased.

次に、前記誘電体膜6の表面上であって、細1が2内を
埋込むように基板全面に導電膜を堆積する。
Next, a conductive film is deposited on the surface of the dielectric film 6 and over the entire surface of the substrate so that the thin film 1 buries the inside of the film 2.

この導電膜は、分離併合型情報蓄積用容量素E’−Cの
プレート電極(7)を形成するためのもので、例えばC
VD法で堆積した多結晶珪素膜を使用する。
This conductive film is for forming the plate electrode (7) of the separate/combined information storage capacitor E'-C, for example, C
A polycrystalline silicon film deposited by the VD method is used.

この多結晶珪素膜には抵抗値を低減するn型不純物が導
入されている。
An n-type impurity is introduced into this polycrystalline silicon film to reduce the resistance value.

次に、前記導電膜にRIE等の異方性エツチングを施し
、第7図に示すように、細溝2内であって分離併合型情
報蓄積用容量素子Cの形成領域のみ導電膜を残存させて
プレート電極7を形成する。
Next, the conductive film is subjected to anisotropic etching such as RIE, and as shown in FIG. Then, plate electrode 7 is formed.

前記異方性エツチングは堆積された導電膜の膜厚にメモ
リセル選択用MISFETの形成領域の寸法を加算した
エツチング量で行う。したがって、プレート電極7は細
溝2の内部のみに形成することができる。このプレート
電極7を形成することによって、分離併合型情報蓄積用
容量素子Cが完成する。
The anisotropic etching is performed with an etching amount equal to the thickness of the deposited conductive film plus the size of the formation region of the memory cell selection MISFET. Therefore, the plate electrode 7 can be formed only inside the narrow groove 2. By forming this plate electrode 7, the separate/combined type information storage capacitive element C is completed.

次に、前記細溝2内に埋込まれたプレート電極7の露出
する表面上に絶縁1!i8を形成する。絶縁膜8は例え
ばプレート電極7の表面を酸化した酸化珪素膜で形成す
る。この酸化珪素膜を形成する際には、活性島領域3の
主面上のマスク21及び細溝2内であって活性島領域3
の側壁の上側(ゲート電極形成領域)に残存する誘電体
膜6を耐酸化マスクとして使用する。そして、第8図に
示すように、前記耐酸化マスクとして使用された誘電体
1146を除去し、活性島領域3の側壁の上側であって
ゲート電極又はワード線の形成領域の11’型半導体領
域5の主面を露出する。この誘電体膜6の除去は例えば
等方性エツチングで行う。
Next, insulation 1! is placed on the exposed surface of the plate electrode 7 embedded in the narrow groove 2. Form i8. The insulating film 8 is formed of, for example, a silicon oxide film obtained by oxidizing the surface of the plate electrode 7. When forming this silicon oxide film, the mask 21 on the main surface of the active island region 3 and the inside of the narrow groove 2 are
The dielectric film 6 remaining on the upper side of the sidewall (gate electrode formation region) is used as an oxidation-resistant mask. Then, as shown in FIG. 8, the dielectric 1146 used as the oxidation-resistant mask is removed, and the 11'-type semiconductor region above the sidewall of the active island region 3 and in the region where the gate electrode or word line is to be formed is removed. Expose the main surface of 5. This removal of the dielectric film 6 is performed, for example, by isotropic etching.

次に、前記誘電体膜6が除去された部分つまり活性島領
域3の側壁の上側(ゲート電極又はワード線の形成領域
)に形成されているn°型半導体領域5をエツチングに
より除去する。このn°型半導体領域5の除去は例えば
等方性エツチングで行いこの際にはマスク21及び絶縁
膜8をエツチングマスクとして使用する。
Next, the n° type semiconductor region 5 formed above the sidewall of the active island region 3 (gate electrode or word line formation region) where the dielectric film 6 has been removed is removed by etching. The n° type semiconductor region 5 is removed by, for example, isotropic etching, using the mask 21 and the insulating film 8 as etching masks.

次に、第9図に示すように、n°型半導体領域5が除去
された部分つまり活性島領域3の側壁の上側において半
導体基板1の主面上にゲート絶縁膜9を形成する。ゲー
ト絶縁膜9は例えば半導体基板1の主面を酸化した酸化
珪素膜で形成する。また、ゲート絶縁膜9は、絶縁耐圧
強度を向上するために、酸化珪素膜と窒化珪素膜との複
合膜で形成してもよい。
Next, as shown in FIG. 9, a gate insulating film 9 is formed on the main surface of the semiconductor substrate 1 in the portion where the n° type semiconductor region 5 has been removed, that is, on the upper side of the sidewall of the active island region 3. The gate insulating film 9 is formed of, for example, a silicon oxide film obtained by oxidizing the main surface of the semiconductor substrate 1. Further, the gate insulating film 9 may be formed of a composite film of a silicon oxide film and a silicon nitride film in order to improve the dielectric strength.

次に、前記細溝2内であって活性島領域3の側壁の上側
に形成されたゲート絶縁膜9上を含む基板全面に導電膜
10Bを堆積する。この導電膜10Bはゲート電極、ワ
ード線(10)の夫々を形成するために堆積されている
。導電膜10Bは例えばCVD法で堆積された多結晶珪
素膜で形成されている。
Next, a conductive film 10B is deposited over the entire surface of the substrate, including on the gate insulating film 9 formed within the narrow groove 2 and above the sidewalls of the active island region 3. This conductive film 10B is deposited to form a gate electrode and a word line (10). The conductive film 10B is formed of, for example, a polycrystalline silicon film deposited by a CVD method.

導電膜10Bは、前述のように、狭い溝幅寸法W1を有
する細溝2の内部を実質的に埋込み、かつ広い溝幅寸法
W。を有する細溝2の内部を埋込まないような膜厚で堆
積されている。導電膜10Bは例えば0.25〜0.3
0[μm]程度の膜厚で形成する。
As described above, the conductive film 10B substantially fills the inside of the narrow groove 2 having the narrow groove width dimension W1, and has the wide groove width dimension W. The film is deposited to a thickness that does not bury the inside of the narrow groove 2 having a . The conductive film 10B is, for example, 0.25 to 0.3
It is formed with a film thickness of about 0 [μm].

次に、前記導電膜10Bにその堆積された膜厚に相当す
る分RIE等の異方性エツチングを施し、第10図に示
すように、ゲート電極10及びワード線10を形成する
。前述のように、グー1〜電極10及びワード線10は
狭い溝幅寸法W1.lを有する細溝2内部において略完
全に埋込まれるようになっている。また、ゲート電極1
0及びワード線10は、広い溝幅寸法W0を有する細溝
2の内部において、活性島領域3の側壁のみに形成され
、隣接する他の活性島領域3の側壁に形成されたものと
離隔し電気的に分離されている。なお、同第10図には
前記導電膜10Bの堆積された状態を符号10Bを付け
て一点鎖線で示している。
Next, anisotropic etching such as RIE is performed on the conductive film 10B by an amount corresponding to the thickness of the deposited film, thereby forming a gate electrode 10 and a word line 10, as shown in FIG. As mentioned above, the groove width dimension W1. It is almost completely buried inside the narrow groove 2 having a diameter of 1. In addition, gate electrode 1
0 and the word line 10 are formed only on the side wall of the active island region 3 inside the narrow groove 2 having a wide groove width dimension W0, and are separated from those formed on the side walls of other adjacent active island regions 3. electrically isolated. In addition, in FIG. 10, the state in which the conductive film 10B is deposited is indicated by a dashed line with reference numeral 10B.

次に、活性島領域3の上部に形成されたマスク21.2
0の夫々を順次除去し、活性島領域3の上部において半
導体基板lの主面を露出する。そして、図示しないが、
活性島領域3の上部において露出された半導体基板1の
主面上に薄い膜厚の酸化珪素膜を形成する。この酸化珪
素膜は、前記マスク21、20の夫々の除去に伴うエツ
チングダメージの除去や後工程で行われる不純物導入に
伴うダメージの低減を行うために形成される。酸化珪素
膜は例えば半導体基板1の主面を酸化した酸化珪素膜で
形成する。
Next, a mask 21.2 is formed on the top of the active island region 3.
0 are sequentially removed to expose the main surface of the semiconductor substrate l above the active island region 3. And, although not shown,
A thin silicon oxide film is formed on the main surface of semiconductor substrate 1 exposed above active island region 3 . This silicon oxide film is formed in order to remove etching damage caused by removing each of the masks 21 and 20 and to reduce damage caused by impurity introduction performed in a subsequent process. The silicon oxide film is formed by oxidizing the main surface of the semiconductor substrate 1, for example.

次に、第11図に示すように、活性島領域3の上部にお
いて半導体基板1の主面部にn−型半導体領域11を形
成する。この1型半導体領域11は例えばイオン打込法
でn型不純物を導入することにより形成することができ
る。n−型半導体領域11は例えば10”〜l O”[
atoms/a#]程度の不純物濃度で形成されている
。イ型半導体領域11を形成することによって、メモリ
セル選択用MISFETQSが完成し、これに伴ってメ
モリセルMが完成する。
Next, as shown in FIG. 11, an n-type semiconductor region 11 is formed on the main surface of the semiconductor substrate 1 above the active island region 3. This type 1 semiconductor region 11 can be formed by introducing n-type impurities by, for example, ion implantation. The n-type semiconductor region 11 is, for example, 10" to lO"[
atoms/a#]. By forming the A-type semiconductor region 11, the memory cell selection MISFET QS is completed, and accordingly, the memory cell M is completed.

次に、活性島領域3の上部、ゲート電極10及びワード
線10を含む基板全面に層間絶縁膜12を形成する。層
間絶縁膜12は、下層のn−型半導体領域11゜ゲート
電tiio等と上層の配線(電位供給用配線14)との
絶縁分離、上層の配線のパターンニングの際のエツチン
グストッパ等として使用される。層間絶縁膜12は、例
えばCVD法で堆積した酸化珪素膜を使用し、1000
[人]程度の膜厚で形成されている。
Next, an interlayer insulating film 12 is formed over the entire surface of the substrate including the upper part of the active island region 3, the gate electrode 10, and the word line 10. The interlayer insulating film 12 is used for insulating separation between the lower n-type semiconductor region 11° gate voltage, etc. and the upper layer wiring (potential supply wiring 14), and as an etching stopper during patterning of the upper layer wiring. Ru. The interlayer insulating film 12 is, for example, a silicon oxide film deposited by the CVD method, and
It is formed with a film thickness of about [a person].

次に、メモリセルアレイの端部の相補性データ線DLの
延在方向の細溝2上において層間絶縁膜12を部分的に
除去して接続孔13を形成し、さらに、接続孔13内に
露出する導電膜10Aに規定された領域内において絶縁
膜8を除去して接続孔13Aを形成する。接続孔13A
の形成により、プレート電極7の表面が露出する。前記
接続孔13及び13Aはフォトリソグラフィ技術及び異
方性エツチング技術を使用して形成する。
Next, the interlayer insulating film 12 is partially removed on the narrow groove 2 in the extending direction of the complementary data line DL at the end of the memory cell array to form a contact hole 13, and further exposed inside the contact hole 13. The insulating film 8 is removed within a region defined by the conductive film 10A to form a connection hole 13A. Connection hole 13A
Due to the formation of , the surface of the plate electrode 7 is exposed. The connection holes 13 and 13A are formed using photolithography and anisotropic etching.

次に、第12図に示すように、前記接続孔13及び13
Aを通してプレート電極7の表面に接続するように、層
間絶縁膜12上に電位供給用配線14を形成する。電位
供給用配線14は図示しないがメモリセルアレイの外側
に引出されて上層配線に接続されている。
Next, as shown in FIG.
A potential supply wiring 14 is formed on the interlayer insulating film 12 so as to be connected to the surface of the plate electrode 7 through A. Although not shown, the potential supply wiring 14 is drawn out to the outside of the memory cell array and connected to the upper layer wiring.

次に、前記第1図及び第2図に示すように、層間絶縁膜
15、接続孔16.相補性データ線17及びワード線1
7の夫々を順次形成する。
Next, as shown in FIGS. 1 and 2, the interlayer insulating film 15, the connection hole 16. Complementary data line 17 and word line 1
7 are sequentially formed.

これら一連の製造工程を施すことにより、本実施例のD
RAMのメモリセルMは完成する。なお、DRAMの製
造プロセスにおいて、このメモリセルM(メモリセルア
レイ)の製造工程は基本的に周辺回路を形成する製造工
程と別に独立的に行われる。また、DRAMの製造プロ
セスにおいて、メモリセルMの製造工程の一部例えば細
溝2を形成する工程、導電膜10Bを形成する工程、相
補性デ−タAlt17.ワード線17の夫々を形成する
工程等は、周辺回路を形成する製造工程と兼用してもよ
い。
By performing these series of manufacturing steps, D
RAM memory cell M is completed. In the DRAM manufacturing process, the manufacturing process of the memory cell M (memory cell array) is basically performed independently from the manufacturing process of forming the peripheral circuit. In the DRAM manufacturing process, some of the manufacturing steps of the memory cell M, such as the step of forming the narrow groove 2, the step of forming the conductive film 10B, and the step of forming the complementary data Alt17. The process of forming each of the word lines 17 may also be used as the manufacturing process of forming a peripheral circuit.

このように、DRAMの製造プロセスにおいて、ワード
、IWLの延在方向の溝幅寸法W、、が狭く相補性デー
タ線DLの延在方向の溝幅寸法W。が広い細溝2で周囲
を囲まれた活性島領域3を形成し、前記活性島領域3の
表面及び細溝2の内壁の表面を含む全面に均一な膜厚の
導電膜10Bを堆積し、この導電膜10Bに異方性エツ
チングを施して堆積した膜厚に相当する分導電膜10B
をエツチングし、前記ワード線WLの延在方向の細溝2
内に埋込まれたゲート電極10(又はワード線10)を
形成すると共に相補性データ線DLの延在方向の細溝2
内の活性島領域3の側壁にのみグー1−電極10(又は
ワード線10)を形成する工程を備える。この構成によ
り、前記活性島領域3の周囲を囲むワード線WLの延在
方向の細12内に舵記活性島領域3に対して自己整合で
ゲート電極10を埋込むことができると共に、このゲー
ト電極10でワード線10を形成することができ、しか
も相補性データ線WLの延在方向の細溝2内の活性島領
域3の側壁にはこの細溝2内において対向する他の活性
島領域3の側壁に形成されるゲート電極10と盾隔した
ゲート電極10を前記活性島領域3に対して自己整合で
形成することができる。つまり、活性島領域3の側壁又
は細溝2の内壁にそれに対して自己整合でゲート電極1
0及びワード線10を形成することができると共に、各
ワード線10間の離隔分離を自動的に行うことができる
。この結果、前記細溝(素子分離領域)2とゲートな極
10(又はワード[10)と間の製造工程におけるマス
ク合せ余裕寸法をなくすことができる。
In this manner, in the DRAM manufacturing process, the trench width dimension W in the extending direction of the word IWL is narrower, and the trench width dimension W in the extending direction of the complementary data line DL is narrower. forming an active island region 3 surrounded by a wide narrow groove 2; depositing a conductive film 10B with a uniform thickness over the entire surface including the surface of the active island region 3 and the inner wall surface of the narrow groove 2; The conductive film 10B has a thickness corresponding to the thickness deposited by performing anisotropic etching on the conductive film 10B.
is etched to form a narrow groove 2 in the extending direction of the word line WL.
A narrow groove 2 is formed in the extending direction of the complementary data line DL while forming the gate electrode 10 (or word line 10) embedded therein.
The method includes a step of forming a goo 1-electrode 10 (or a word line 10) only on the side wall of the active island region 3 within the active island region 3. With this configuration, the gate electrode 10 can be embedded in the narrow 12 in the extending direction of the word line WL surrounding the active island region 3 in a self-alignment manner with respect to the active island region 3, and the gate A word line 10 can be formed with the electrode 10, and the side wall of the active island region 3 in the narrow groove 2 in the extending direction of the complementary data line WL has another active island region facing therein in the narrow groove 2. The gate electrode 10, which is spaced apart from the gate electrode 10 formed on the side wall of the active island region 3, can be formed in self-alignment with the active island region 3. In other words, the gate electrode 1 is self-aligned to the side wall of the active island region 3 or the inner wall of the narrow groove 2.
0 and word lines 10 can be formed, and the separation between each word line 10 can be automatically performed. As a result, it is possible to eliminate the margin dimension for mask alignment in the manufacturing process between the narrow groove (element isolation region) 2 and the gate pole 10 (or word [10]).

なお、フォールプツトピットライン方式を採用するDR
AMはノイズマージンを向上することができる特徴があ
る。
In addition, DR that uses the fall pit line method
AM has the characteristic that it can improve the noise margin.

(実施例■) 本実施例■は、オープンビットライン方式(1交点方式
)を採用するDRAMに本発明を適用した1本発明の第
2実施例である。
(Embodiment 2) Embodiment 2 is a second embodiment of the present invention in which the present invention is applied to a DRAM that employs an open bit line method (one intersection method).

本発明の実施例■であるDRAMの構成を第13図(要
部等価回路図)で示す。
FIG. 13 (principal equivalent circuit diagram) shows the structure of a DRAM which is the embodiment (2) of the present invention.

第13図に示すように、本実施例HのDRAMはオープ
ンビットライン方式でメモリセルアレイを構成している
。つまり、センスアンプ回路SAの両側から夫々相反す
る列方向に相補性データ線DLが延在している。相補性
データII)Lとワード線WLとの交差部分には前記実
施例■と同様にメモリセルMが配置されている。このD
 RA Mは相補性データ線DLの夫々のデータ線間を
短絡する短絡方式を採用している。データ線間の短絡は
短絡用MISFE’l”Qで行われている。本実施例■
は、メモリセルMの分離併合型情報容積用容量素子Cの
情報となる電荷量の2分の1の電荷量をを有するダミー
セルを形成することが難しいので。
As shown in FIG. 13, the DRAM of Example H has a memory cell array constructed using an open bit line method. That is, complementary data lines DL extend in opposite column directions from both sides of the sense amplifier circuit SA. A memory cell M is arranged at the intersection of the complementary data II)L and the word line WL, as in the embodiment (2). This D
The RAM employs a short-circuiting method in which each of the complementary data lines DL is short-circuited. Short-circuiting between data lines is performed by short-circuiting MISFE'l''Q.This example
This is because it is difficult to form a dummy cell having a charge amount that is one-half of the charge amount that serves as information in the separate/combined type information capacity capacitor C of the memory cell M.

ダミーセル方式を採用していない。Does not use dummy cell method.

このオープンビットライン方式を採用するDRAMの具
体的な構造は第14図(要部平面図)に示す。第14図
に示すように、本実施例HのメモリセルMの構造は前記
実施例IのメモリセルMの構造と実質的に同様である。
The specific structure of a DRAM employing this open bit line method is shown in FIG. 14 (a plan view of main parts). As shown in FIG. 14, the structure of the memory cell M of Example H is substantially the same as the structure of the memory cell M of Example I.

メモリセルアレイにおけるメモリセルMの配列は、前記
実施例HのメモリセルMの配列において、所定のメモリ
セルMに対して相補性データDLの延在方向に隣接する
他のメモリセルMをワード線’III/Lの延在方向に
半ピツチずらした配列に相当する。
In the arrangement of memory cells M in the memory cell array, in the arrangement of memory cells M in the embodiment H, other memory cells M adjacent to a predetermined memory cell M in the extending direction of complementary data DL are connected to word lines'. This corresponds to an arrangement shifted by half a pitch in the extending direction of III/L.

このように構成されるオープンビットライン方式を採用
するD RA Mは、前記実施例rと実質的に同様の効
果を奏することができる。
The DRAM employing the open bit line method configured in this manner can achieve substantially the same effects as those of the embodiment r.

(実施例■) 本実施例■は、メモリセルを構成する細溝、活性島領域
の夫々の別の形成方法について説明する、本発明の第3
実施例である。
(Example ■) This example (■) is the third example of the present invention, which describes another method for forming the thin trenches and active island regions that constitute the memory cell.
This is an example.

本発明の実施例■であるDRAMの製造方法について、
第15図乃至第17図(各製造工程毎に示す要部断面図
)を用いて簡単に説明する。
Regarding the DRAM manufacturing method which is Example ① of the present invention,
A brief explanation will be given using FIGS. 15 to 17 (cross-sectional views of main parts shown for each manufacturing process).

まず、第15図に示すように、半導体基板1の主面上の
全面に素子分離用絶縁膜4を形成する。
First, as shown in FIG. 15, the element isolation insulating film 4 is formed over the entire main surface of the semiconductor substrate 1.

素子分離用絶縁膜4は例えばCVD法で堆積した酸化珪
素膜で形成する。
The element isolation insulating film 4 is formed of, for example, a silicon oxide film deposited by the CVD method.

次に、第16図に示すように、前記素子分離用絶縁膜4
のうち、細溝の形成領域において素子間分離用絶縁膜4
を残存させ、それ以外の活性島領域の形成領域において
素子間分離用絶縁膜4を除去する。この素子分離用絶縁
膜4のパターンニングはフォトリングラフィ技術及び異
方性エツチング技術を使用して行う。
Next, as shown in FIG. 16, the element isolation insulating film 4
Among them, the insulating film 4 for element isolation is formed in the region where the narrow groove is formed.
The inter-element isolation insulating film 4 is removed in the other regions where the active island regions are formed, leaving the remaining active island regions. This patterning of the element isolation insulating film 4 is performed using photolithography technology and anisotropic etching technology.

次に、第17図に示すように、活性島領域の形成領域に
おいて、半導体基板1の露出する主面上にエピタキシャ
ル層を成長させ、活性島領域3及び細溝2を形成する。
Next, as shown in FIG. 17, in the active island region formation region, an epitaxial layer is grown on the exposed main surface of the semiconductor substrate 1 to form the active island region 3 and the narrow grooves 2.

前記エピタキシャル層を成長させた際に横方向に成長し
細溝2の溝幅寸法が細くなったり細溝2が埋込まれた場
合は、フォトリソグラフィ技術及びエツチング技術を使
用し、細溝2の溝幅寸法及び形状を補正してもよい。
If the epitaxial layer grows laterally and the width of the narrow groove 2 becomes narrow or the narrow groove 2 is buried, use photolithography and etching techniques to remove the narrow groove 2. The groove width dimension and shape may be corrected.

この後、前記実施例1と同様の製造工程を施すことによ
り、本実施例■のDRAMは完成する。
Thereafter, the same manufacturing process as in Example 1 is carried out to complete the DRAM of Example 2.

このように、熱酸化で形成した酸化珪素膜でなく、堆積
した絶縁膜を使用し、細溝2内の底部であって半導体基
板1の主面上に素子間分離用絶縁膜4を形成することに
より、細溝2の底部であって半導体基板1の主面部に発
生する結晶欠陥を低減することができるので1分離併合
型情報蓄積用容量素子Cの情報となる電荷量のリーク等
を低減し、DRAMの電気的信頼性を向上することがで
きる。
In this way, a deposited insulating film is used instead of a silicon oxide film formed by thermal oxidation, and the insulating film 4 for element isolation is formed on the main surface of the semiconductor substrate 1 at the bottom of the narrow groove 2. As a result, crystal defects occurring at the bottom of the narrow groove 2 and the main surface of the semiconductor substrate 1 can be reduced, thereby reducing the leakage of the amount of charge that becomes information of the one-separation/merging type information storage capacitive element C. However, the electrical reliability of the DRAM can be improved.

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
As above, the invention made by the present inventor has been specifically explained based on the above embodiments, but the present invention is not limited to the above embodiments, and can be modified in various ways without departing from the gist thereof. Of course.

例えば、本発明は、前記DRAMのメモリセルにおいて
1分離併合型情報蓄積用容量素子Cの一方の電極である
n°型半導体領域5の少なくとも外周に(活性島領域内
)沿って高不純物濃度のp°型半導体領域を設けてもよ
い。このp°型半導体領域は、少数キャリアに対するポ
テンシャルバリア領域を構成すると共に、pn接合容量
を増加して情報となる電荷量を増加することができる。
For example, in the present invention, a high impurity concentration is applied along at least the outer periphery (within the active island region) of the n° type semiconductor region 5, which is one electrode of the one-separation-combined type information storage capacitive element C in the memory cell of the DRAM. A p° type semiconductor region may also be provided. This p° type semiconductor region constitutes a potential barrier region for minority carriers, and can increase the pn junction capacitance to increase the amount of charge serving as information.

また、本発明は、半導体基板以外の基板例えばサファイ
ヤ基板やサイモック基板等に前記DRAMを構成しても
よい。
Further, in the present invention, the DRAM may be configured on a substrate other than a semiconductor substrate, such as a sapphire substrate or a cymock substrate.

また、本発明は、前記DRAMに限定されず、マスクR
OM等、MISFETでメモリセルを構成する半導体記
憶装置に適用することができる。
Further, the present invention is not limited to the DRAM, but the mask R
The present invention can be applied to semiconductor memory devices such as OM, in which memory cells are configured with MISFETs.

マスクROMのメモリセルは、データ線とワード線との
交差部に配置されたMISFETで構成されているので
、前記実施例のメモリセル選択用MISFETQsと略
同様の構造で構成すればよい。
Since the memory cell of the mask ROM is composed of a MISFET placed at the intersection of the data line and the word line, it may be constructed with substantially the same structure as the memory cell selection MISFET Qs of the embodiment described above.

〔発明の効果〕〔Effect of the invention〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.

半導体記憶装置の集積度を向上することができる。The degree of integration of a semiconductor memory device can be improved.

半導体記憶装置の製造工程におけるマスク合せ余裕寸法
を低減することができる。
The mask alignment allowance dimension in the manufacturing process of a semiconductor memory device can be reduced.

半導体記憶装置の電気的信頼性を向上することができる
Electrical reliability of a semiconductor memory device can be improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明の実施例IであるDRAMのメモリセ
ルアレイの要部平面図。 第2図は、前記第1図の!−1切断線及び■−■切断線
で切った断面図、 第3図は、前記DRAMの要部等価回路図、第4図乃至
第12図は、前記DRAMを各製造工程毎に示す要部断
面図。 第13図は、本発明の実施例■であるDRAMのメモリ
セルアレイの要部等価回路図、第14図は、前記DRA
Mの要部平面図、第15図乃至第17図は、本発明の実
施例■であるDRAMを各製造工程毎に示す要部断面図
。 図中、1・・・半導体基板、2・・・細溝、3・・活性
島領域、4・・・素子間分離用絶縁膜、5,11・・・
半導体領域、6・・・誘電体膜、7・・・プレート電極
、8・・絶縁膜、9・・・ゲート絶縁膜、10・・・ゲ
ート電極又はワード線、14・・・電位供給用配線、1
7・・・相補性データ線又はワード線、M・・・メモリ
セル、Qs・・・メモリセル選択用MISFET、C・
・・分離併合型情報蓄積用容量素子である。
FIG. 1 is a plan view of a main part of a DRAM memory cell array according to Embodiment I of the present invention. Figure 2 is the same as Figure 1 above! 3 is an equivalent circuit diagram of the main parts of the DRAM, and FIGS. 4 to 12 are sectional views taken along the section line -1 and the section line . Cross-sectional view. FIG. 13 is an equivalent circuit diagram of a main part of a DRAM memory cell array according to the embodiment (2) of the present invention, and FIG.
FIGS. 15 to 17 are plan views of essential parts of M, and sectional views of essential parts showing each manufacturing process of a DRAM which is Embodiment 2 of the present invention. In the figure, 1... semiconductor substrate, 2... thin groove, 3... active island region, 4... insulating film for element isolation, 5, 11...
Semiconductor region, 6... Dielectric film, 7... Plate electrode, 8... Insulating film, 9... Gate insulating film, 10... Gate electrode or word line, 14... Potential supply wiring ,1
7...Complementary data line or word line, M...memory cell, Qs...MISFET for memory cell selection, C...
...It is a capacitive element for separating and merging type information storage.

Claims (1)

【特許請求の範囲】 1、データ線とワード線との交差部に夫々に接続された
MISFETを有するメモリセルが配置された半導体記
憶装置において、前記メモリセルのMISFETが、前
記ワード線の延在方向の溝幅寸法が狭くデータ線の延在
方向の溝幅寸法が広い細溝で周囲を囲まれた活性島領域
に構成され、このMISFETのゲート電極が、前記ワ
ード線の延在方向の細溝内に選択的に埋込まれ、かつデ
ータ線の延在方向の細溝内の活性島領域の側壁に細溝に
対して自己整合で構成されていることを特徴とする半導
体記憶装置。 2、前記活性島領域の周囲に設けられた細溝は素子分離
領域を構成していることを特徴とする請求項1に記載の
半導体記憶装置。 3、前記ゲート電極はワード線としても使用されている
ことを特徴とする請求項1又は請求項2に記載の半導体
記憶装置。 4、前記活性島領域の主面部には前記メモリセルのMI
SFETの一方の半導体領域が設けられ、この一方の半
導体領域には前記データ線が電気的に接続されているこ
とを特徴とする請求項1乃至請求項3に記載の夫々の半
導体記憶装置。 5、前記メモリセルはメモリセル選択用MISFETと
情報蓄積用容量素子との直列回路で形成されたDRAM
のメモリセルであり、前記MISFETはメモリセル選
択用MISFETであることを特徴とする請求項1乃至
請求項4に記載の夫々の半導体記憶装置。 6、前記DRAMのメモリセルの情報蓄積用容量素子は
前記細溝内のメモリセル選択用MISFETの下部に設
けられていることを特徴とする請求項5に記載の半導体
記憶装置。 7、前記DRAMのメモリセルの情報蓄積用容量素子は
、前記細溝内の活性島領域の側壁の主面部に設けられた
半導体領域と、この半導体領域の主面上に設けられた誘
電体膜と、この誘電体膜上に設けられた電極膜とで構成
されていることを特徴とする請求項6に記載の半導体記
憶装置。 8、前記請求項1に記載の活性島領域はデータ線、ワー
ド線の夫々の延在方向に複数配置されメモリセルアレイ
を構成し、個々の活性島領域の周囲を囲む細溝のうちメ
モリセルアレイの端部に位置する細溝の溝幅寸法は、メ
モリセルアレイ内の活性島領域の周囲のデータ線の延在
方向の細溝の溝幅寸法と同等又はそれに比べて大きく構
成されていることを特徴とする半導体記憶装置。 9、データ線とワード線との交差部に夫々に接続された
MISFETを有するメモリセルが配置された半導体記
憶装置の製造方法において、前記ワード線の延在方向の
溝幅寸法が狭くデータ線の延在方向の溝幅寸法が広い細
溝で周囲を囲まれた活性島領域を形成する工程と、前記
活性島領域の表面及び細溝の内壁の表面を含む全面に均
一な膜厚の導電膜を堆積する工程と、該導電膜に異方性
エッチングを施して堆積した膜厚に相当する分導電膜を
エッチングし、前記ワード線の延在方向の細溝内に埋込
まれたゲート電極を形成すると共にデータ線の延在方向
の細溝内の活性島領域の側壁にのみゲート電極を形成す
る工程とを備えたことを特徴とする半導体記憶装置の製
造方法。 10、前記全面に均一な膜厚で堆積される導電膜は、前
記狭い溝幅寸法の約2分の1の寸法に相当する膜厚より
も厚く、広い溝幅寸法の2分の1の寸法に相当する膜厚
よりも薄い膜厚で堆積されていることを特徴とする請求
項9に記載の半導体記憶装置の製造方法。
[Claims] 1. In a semiconductor memory device in which memory cells each having a MISFET connected to an intersection of a data line and a word line are arranged, the MISFET of the memory cell is connected to an extension of the word line. The gate electrode of this MISFET is formed in an active island region surrounded by a narrow groove having a narrow groove width in the data line extending direction and a wide groove width in the data line extending direction. 1. A semiconductor memory device characterized in that the sidewall of an active island region is selectively embedded in a trench and is self-aligned with the trench in the direction in which a data line extends. 2. The semiconductor memory device according to claim 1, wherein the narrow groove provided around the active island region constitutes an element isolation region. 3. The semiconductor memory device according to claim 1 or 2, wherein the gate electrode is also used as a word line. 4. MI of the memory cell is provided on the main surface of the active island region.
4. The semiconductor memory device according to claim 1, wherein one semiconductor region of an SFET is provided, and the data line is electrically connected to this one semiconductor region. 5. The memory cell is a DRAM formed by a series circuit of a MISFET for memory cell selection and a capacitive element for information storage.
5. The semiconductor memory device according to claim 1, wherein the MISFET is a memory cell selection MISFET. 6. The semiconductor memory device according to claim 5, wherein the information storage capacitive element of the memory cell of the DRAM is provided below the memory cell selection MISFET in the narrow groove. 7. The information storage capacitive element of the memory cell of the DRAM includes a semiconductor region provided on the main surface of the side wall of the active island region in the narrow groove, and a dielectric film provided on the main surface of this semiconductor region. 7. The semiconductor memory device according to claim 6, comprising: and an electrode film provided on the dielectric film. 8. A plurality of the active island regions according to claim 1 are arranged in the extending direction of each of the data lines and the word lines to form a memory cell array, and a plurality of active island regions are arranged in the memory cell array in the narrow grooves surrounding each active island region. The groove width dimension of the narrow groove located at the end portion is configured to be equal to or larger than the groove width dimension of the narrow groove in the extending direction of the data line around the active island region in the memory cell array. Semiconductor storage device. 9. In a method for manufacturing a semiconductor memory device in which memory cells each having a MISFET connected to an intersection of a data line and a word line are arranged, the trench width dimension in the extending direction of the word line is narrow and the width of the data line is narrow. forming an active island region surrounded by a narrow groove having a wide groove width in the extending direction; and a conductive film having a uniform thickness over the entire surface including the surface of the active island region and the inner wall surface of the narrow groove. The conductive film is etched by an amount corresponding to the thickness of the deposited film by anisotropic etching, and the gate electrode embedded in the narrow groove in the extending direction of the word line is removed. 1. A method of manufacturing a semiconductor memory device, comprising the step of forming a gate electrode only on a side wall of an active island region in a narrow groove in a direction in which a data line extends. 10. The conductive film deposited on the entire surface with a uniform thickness is thicker than a film thickness corresponding to approximately one-half of the narrow groove width dimension, and has a thickness corresponding to one-half of the wide groove width dimension. 10. The method of manufacturing a semiconductor memory device according to claim 9, wherein the semiconductor memory device is deposited to a thickness thinner than a thickness corresponding to .
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