JPH0258255A - 半導体チップ - Google Patents
半導体チップInfo
- Publication number
- JPH0258255A JPH0258255A JP63209765A JP20976588A JPH0258255A JP H0258255 A JPH0258255 A JP H0258255A JP 63209765 A JP63209765 A JP 63209765A JP 20976588 A JP20976588 A JP 20976588A JP H0258255 A JPH0258255 A JP H0258255A
- Authority
- JP
- Japan
- Prior art keywords
- heat
- insulating layer
- thermally conductive
- semiconductor
- highly thermally
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000017525 heat dissipation Effects 0.000 claims description 13
- 238000001816 cooling Methods 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 8
- 239000000110 cooling liquid Substances 0.000 claims description 4
- 230000001052 transient effect Effects 0.000 abstract description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 abstract 1
- 229910052593 corundum Inorganic materials 0.000 abstract 1
- 229910001845 yogo sapphire Inorganic materials 0.000 abstract 1
- 238000010438 heat treatment Methods 0.000 description 16
- 230000020169 heat generation Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000008646 thermal stress Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Thin Film Transistor (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体装置に係り、特に超高速、超高集積の電
子回路を実現するための半導体チップの放熱／冷却構造
に関する。
子回路を実現するための半導体チップの放熱／冷却構造
に関する。
［発明の概要］
高熱伝導性絶縁層を含む熱流回路によりチップ内の基板
に形成された半導体素子の発生する熱を除去するように
した半導体チップである。
に形成された半導体素子の発生する熱を除去するように
した半導体チップである。
［従来の技術］
半導体集積回路は、超高速、超高密度の要求に従って、
年と共に集積化が進行しているが、すでに現在において
、高速動作のため消費電力を要する集積回路の集積度は
、放熱限界で制限されつつある。
年と共に集積化が進行しているが、すでに現在において
、高速動作のため消費電力を要する集積回路の集積度は
、放熱限界で制限されつつある。
現在使われている半導体集積回路で、例えば論理回路の
一例では、１チップ当り略１５００ゲート程度の集積度
であるが、１ゲート当り略１ｍＷ程度の消費電力である
ため】チップ当り略ＩＷの発熱があり、この発熱量は通
常の空冷の放熱の限界に近く、今後単なる微細化技術だ
けによる集積化は難しい。
一例では、１チップ当り略１５００ゲート程度の集積度
であるが、１ゲート当り略１ｍＷ程度の消費電力である
ため】チップ当り略ＩＷの発熱があり、この発熱量は通
常の空冷の放熱の限界に近く、今後単なる微細化技術だ
けによる集積化は難しい。
［発明が解決しようとする課題］
しかし、半導体集積回路の高性能化、高速化の要求に伴
って、１チップ当りの消費電力は急激に増加している。
って、１チップ当りの消費電力は急激に増加している。
消費される電力のほとんどは熱となり、この発生した熱
はチップ全体の温度を上昇させ、素子特性の劣化や信頼
性の低下を引き起こす、しかしながら、熱が発生してい
る部分は、非常に微小な動作領域であり、かつ動作速度
が非常に高速であるので１局所的、過渡的な温度の変化
が問題になる。従って従来までの静的、大領域を扱う放
熱回路では全く不十分であり、動作時の素子の過渡状態
を考えた動的、微小領域までを考１にした高速熱流回路
が必要である。
はチップ全体の温度を上昇させ、素子特性の劣化や信頼
性の低下を引き起こす、しかしながら、熱が発生してい
る部分は、非常に微小な動作領域であり、かつ動作速度
が非常に高速であるので１局所的、過渡的な温度の変化
が問題になる。従って従来までの静的、大領域を扱う放
熱回路では全く不十分であり、動作時の素子の過渡状態
を考えた動的、微小領域までを考１にした高速熱流回路
が必要である。
まず、従来の半導体素子の放熱における問題点を図示す
る。
る。
第６図乃至第１０図にＳｉを用いたＭＯＳ ＦＥＴ素
子の従来の例を示す。
子の従来の例を示す。
第６図には、従来のＭＯＳ ＦＥＴ＠子の典型的な構
造が示しである。構造が対称であるため１個のＭＯＳ
ＦＥＴ素子の１７４の部分を示しである。同図で、１
は基板で１例えばｐ−Ｓｉから成る。２はチャンネル、
３はゲート電極で、このゲート電極は例えば多結晶Ｓｉ
から成る。４はゲート絶縁膜で１例えばシリコン酸化膜
ＳｉＯ□である。５はソース又はドレインで、例えばｎ
”Ｓｉから成る。６は配線で、例えばＡＱで作られてい
る。７は絶縁層で例えばＳｉｎ、から成る。８は絶縁層
で１例えばＳｉＯ□である。この典型的な例では、ゲー
ト長は、１．３μｍでゲート幅は５μｍである。駆動パ
ルス電流は、 クロック周波数５ＭＨｚ、パルス＠ ｌ
ＯＯｎ５ｅｃの標準的なものを使用する。
造が示しである。構造が対称であるため１個のＭＯＳ
ＦＥＴ素子の１７４の部分を示しである。同図で、１
は基板で１例えばｐ−Ｓｉから成る。２はチャンネル、
３はゲート電極で、このゲート電極は例えば多結晶Ｓｉ
から成る。４はゲート絶縁膜で１例えばシリコン酸化膜
ＳｉＯ□である。５はソース又はドレインで、例えばｎ
”Ｓｉから成る。６は配線で、例えばＡＱで作られてい
る。７は絶縁層で例えばＳｉｎ、から成る。８は絶縁層
で１例えばＳｉＯ□である。この典型的な例では、ゲー
ト長は、１．３μｍでゲート幅は５μｍである。駆動パ
ルス電流は、 クロック周波数５ＭＨｚ、パルス＠ ｌ
ＯＯｎ５ｅｃの標準的なものを使用する。
ゲート下のチャンネルは厚さ約８ｎｍであるが。
上記パルス電流によって１発熱レートは２．９ｍＷでジ
ュール熱がチャンネル近傍に発生する。
ュール熱がチャンネル近傍に発生する。
素子全体は、初期温度２０℃で、絶縁層８の表面は自然
対流（熱伝達係数１Ｏ−３Ｗ／ｃＩＩＩｚ・℃）で放熱
している。
対流（熱伝達係数１Ｏ−３Ｗ／ｃＩＩＩｚ・℃）で放熱
している。
第７図に上記ＭＯ５ＦＥＴ素子のチャンネル周辺におけ
る温度の時間変化を示す。パルス電流のＯＮ、ＯＦＦの
変化に対応してチャンネル周辺の温度がμｍオーダーの
局所的領域で、ｎ５ｅｃオーダーの過渡的な変化をして
いる。
る温度の時間変化を示す。パルス電流のＯＮ、ＯＦＦの
変化に対応してチャンネル周辺の温度がμｍオーダーの
局所的領域で、ｎ５ｅｃオーダーの過渡的な変化をして
いる。
第８図に、１００ｎｓｅｃ後、つまりパルス電流を切っ
た直後の第１０図に示したＸ−Ｙ平面図の温度分布を示
す。
た直後の第１０図に示したＸ−Ｙ平面図の温度分布を示
す。
この時のチャンネル２の温度上昇は約４℃であるが、ゲ
ート絶縁膜４において深さ方向（Ｙ方向）に約１００℃
／μｍという非常に大きな温度勾配が生じており、加え
て温度変化が数ｎ ｓｅｃで応答している点を考慮する
と、この結果発生する局所的、過渡的な熱ストレスは非
常に大きいものである。
ート絶縁膜４において深さ方向（Ｙ方向）に約１００℃
／μｍという非常に大きな温度勾配が生じており、加え
て温度変化が数ｎ ｓｅｃで応答している点を考慮する
と、この結果発生する局所的、過渡的な熱ストレスは非
常に大きいものである。
第９図に、１１０ｎｓｓｃ後、つまりパルス電流を切っ
て１０ｎｓｅｃ後のＸ−Ｙ平面図の温度分布を同様に示
す。
て１０ｎｓｅｃ後のＸ−Ｙ平面図の温度分布を同様に示
す。
パルス電流が切れた後は、チャンネル近傍の温度は急激
に下がっている。このように、従来のＭＯＳ ＦＥＴ
素子の構造では、チャンネル近傍に、局所的、過渡的に
大きな温度変化があり、これを除去するためには、新し
い熱流回路の構造が必要である。
に下がっている。このように、従来のＭＯＳ ＦＥＴ
素子の構造では、チャンネル近傍に、局所的、過渡的に
大きな温度変化があり、これを除去するためには、新し
い熱流回路の構造が必要である。
第１１図乃至第１５図にＳ○Ｉ （Ｓｉｌｉｃｏｎ ｏ
ｎＩｎｓｕｌａｔｏｒ） 構造のＭＯＳ ＦＥＴ素子
の従来の例を示す。
ｎＩｎｓｕｌａｔｏｒ） 構造のＭＯＳ ＦＥＴ素子
の従来の例を示す。
第１１図ＬＣ示すＳＯＩ構造（７）ＭＯＳ ＦＥＴ素
子において、９がＳＯＩ用の絶縁層で、例えば厚さ２μ
ｍの５ｉＯｚ層である。１０がＳＯＩ用の半導体活性層
で、例えばｐ−３ｉで、厚さ０．３μｍ。
子において、９がＳＯＩ用の絶縁層で、例えば厚さ２μ
ｍの５ｉＯｚ層である。１０がＳＯＩ用の半導体活性層
で、例えばｐ−３ｉで、厚さ０．３μｍ。
面積５Ｘ７μｍ２の典型的な例が示しである。他の構造
は第６図のＭＯＳ ＦＥＴ素子と類似している。第１
１図の素子には、第６図〜第１０図の例と同様のパルス
電流を流す。
は第６図のＭＯＳ ＦＥＴ素子と類似している。第１
１図の素子には、第６図〜第１０図の例と同様のパルス
電流を流す。
第１２図に、上記素子におけるシリコン活性層１０とチ
ャンネル２の周辺における温度の時間変化を示す、やは
り、パルス電流のＯＮ、ＯＦＦの変化に対応して、チャ
ンネル周辺の温度が局所的、過渡的に激しく変動する。
ャンネル２の周辺における温度の時間変化を示す、やは
り、パルス電流のＯＮ、ＯＦＦの変化に対応して、チャ
ンネル周辺の温度が局所的、過渡的に激しく変動する。
第１３図に１００ ｎ ｓｅｅ後、つまりパルス電流を
切った直後の第１５図に示す部分の温度分布を示す、こ
のＳＯＩ構造ＭＯ５ＦＥＴ素子では、上記のＳｉ基板上
のＭＯＳ ＦＥＴ素子よりもチャンネル２周辺の温度
がずっと高くなってしまう。
切った直後の第１５図に示す部分の温度分布を示す、こ
のＳＯＩ構造ＭＯ５ＦＥＴ素子では、上記のＳｉ基板上
のＭＯＳ ＦＥＴ素子よりもチャンネル２周辺の温度
がずっと高くなってしまう。
これは、絶縁膜（ＳｉＣ２）９の熱伝導率がＳｉよりも
２桁程度小さいために基板への放熱が妨げられシリコン
活性層１０に熱が蓄積してしまう。
２桁程度小さいために基板への放熱が妨げられシリコン
活性層１０に熱が蓄積してしまう。
パルス印加後１００ ｎ ｓｅｅにおけるチャンネル２
の温度は約３０℃で上記のＳＬ基板上ＭＯ３ＦＥＴ素子
よりも約６℃高い、また、ゲート絶縁膜９の幅には、Ｙ
方向に約１７０℃／μｍの温度勾配ができており、上記
のＳＬ基板上ＭＯ５ＦＥＴ素子の場合よりも更に大きい
熱ストレスが発生している。
の温度は約３０℃で上記のＳＬ基板上ＭＯ３ＦＥＴ素子
よりも約６℃高い、また、ゲート絶縁膜９の幅には、Ｙ
方向に約１７０℃／μｍの温度勾配ができており、上記
のＳＬ基板上ＭＯ５ＦＥＴ素子の場合よりも更に大きい
熱ストレスが発生している。
第１４図に、１５０ｎｓｅｃ後、つまりパルス電流を切
って５０ ｎ ｓｅｅ後の、やはり第１５図に示すｘ−
Ｙ平面部分の温度分布を示す、上記の第１０図に比較す
ると、熱が残ってしまう。
って５０ ｎ ｓｅｅ後の、やはり第１５図に示すｘ−
Ｙ平面部分の温度分布を示す、上記の第１０図に比較す
ると、熱が残ってしまう。
従って、ＳＯＩ猜造の場合には、絶縁層９に妨げられて
Ｓｉ基板へチャンネル２から熱が逃げないので、この熱
を除去するため、さらに新しい熱流回路の構造が必要で
ある。
Ｓｉ基板へチャンネル２から熱が逃げないので、この熱
を除去するため、さらに新しい熱流回路の構造が必要で
ある。
［発明の目的］
本発明の目的は１個以上の半導体素子を内蔵する半導体
チップ全体にわたって過渡的かつ局所的な熱の除去を可
能にすることにある。
チップ全体にわたって過渡的かつ局所的な熱の除去を可
能にすることにある。
［課題を解決するための手段］
本発明の半導体チップは上記目的を達成するため、チッ
プ内の半導体素子に対し少なくとも局部的に対向する高
熱伝導性絶縁層を設け、該半導体素子が発生する熱を該
高熱伝導性絶縁層を含む熱流回路により除去するように
構成することを要旨とする。
プ内の半導体素子に対し少なくとも局部的に対向する高
熱伝導性絶縁層を設け、該半導体素子が発生する熱を該
高熱伝導性絶縁層を含む熱流回路により除去するように
構成することを要旨とする。
［作用］
チップ内で半導体素子の発熱で、過渡的１局所的に温度
上昇があっても、上記高熱伝導性絶縁層を含む熱流回路
により速やかに除去する。
上昇があっても、上記高熱伝導性絶縁層を含む熱流回路
により速やかに除去する。
［実施例］
以下１図面に示す実施例を参照して本発明を説明すると
、第１図はチップ全体にわたる局所、過渡的熱流回路、
として平面型熱流回路の一実施例を示す。同図において
基板１４に発熱素子１５が形成され、その上をカバーす
るように高熱伝導性絶縁層１６が設けられている。基板
１４は、 Ｓｉ。
、第１図はチップ全体にわたる局所、過渡的熱流回路、
として平面型熱流回路の一実施例を示す。同図において
基板１４に発熱素子１５が形成され、その上をカバーす
るように高熱伝導性絶縁層１６が設けられている。基板
１４は、 Ｓｉ。
ＧａＡｓ、ＩｎＰ、ＡＱ、Ｏ，など発熱素子１５を形成
するのに適したものであれば何でもよい、この場合１発
熱素子１５は、ＭＯＳ型トランジスタ。
するのに適したものであれば何でもよい、この場合１発
熱素子１５は、ＭＯＳ型トランジスタ。
バイポーラ型トランジスタ、半導体レーザ、発光ダイオ
ードなどの半導体素子の何であってもよく、要するに局
所的、過渡的発熱源の性質をもったもの何でも良い。
ードなどの半導体素子の何であってもよく、要するに局
所的、過渡的発熱源の性質をもったもの何でも良い。
高熱伝導性絶縁層１６は、金属なみの熱伝導率をもち、
かつ絶縁体であれば何でも良いが、例えばＡｌＮ、ＢＮ
などが良い、上記絶縁層１６を含む平面型熱流回路によ
って、発熱素子１５の周辺で発生した局所的、過渡的に
変動する熱は平均化され、熱ストレスがなくなると同時
に図示していないが層１６の上に設けられた放熱回路又
は冷却回路によって熱がチップ全体に拡がる前に効率よ
く外部へ放出される。
かつ絶縁体であれば何でも良いが、例えばＡｌＮ、ＢＮ
などが良い、上記絶縁層１６を含む平面型熱流回路によ
って、発熱素子１５の周辺で発生した局所的、過渡的に
変動する熱は平均化され、熱ストレスがなくなると同時
に図示していないが層１６の上に設けられた放熱回路又
は冷却回路によって熱がチップ全体に拡がる前に効率よ
く外部へ放出される。
なお、上記の手法は発熱素子又は半導体チップが３次元
的多層構造のものでも適用できる。
的多層構造のものでも適用できる。
第２図は、金属配線併合熱流回路とよぶ実施例であり、
１４．１５は第２図と同様の基板、発熱素子である０発
熱素子１５の周辺で発生した局所的、過渡的に変動する
熱は、金属配線１７によって吸い出される。１８は絶縁
層で、これも高熱伝導性絶縁層で形成するのが望ましい
が１通常はＳ Ｌ０２などの絶縁層で作られている。従
ってこの場合金属配！１７で発熱素子１５から熱を吸い
上げ、高熱伝導性絶縁層１６で平均化され、さらに図示
していないのが層１６の上に設けられた放熱回路又は冷
却回路によって熱が効率よく外部へ放出される。
１４．１５は第２図と同様の基板、発熱素子である０発
熱素子１５の周辺で発生した局所的、過渡的に変動する
熱は、金属配線１７によって吸い出される。１８は絶縁
層で、これも高熱伝導性絶縁層で形成するのが望ましい
が１通常はＳ Ｌ０２などの絶縁層で作られている。従
ってこの場合金属配！１７で発熱素子１５から熱を吸い
上げ、高熱伝導性絶縁層１６で平均化され、さらに図示
していないのが層１６の上に設けられた放熱回路又は冷
却回路によって熱が効率よく外部へ放出される。
第３図は、スルーホール型熱流回路とよぶ実施例である
。基板１４に、目的に応じた発熱する半導体素子が形成
される。基板１４は、Ｓｉ、ＧａＡｓ。
。基板１４に、目的に応じた発熱する半導体素子が形成
される。基板１４は、Ｓｉ、ＧａＡｓ。
ＩｎＰ、ＡＩ２．Ｏ，、Ｓｉｎ、など１発熱素子１５を
形成するのに適したものであれば何でもよい、この場合
、発熱素子１５は、ＭＯＳ型トランジスタ。
形成するのに適したものであれば何でもよい、この場合
、発熱素子１５は、ＭＯＳ型トランジスタ。
バイポーラ型トランジスタ、半導体レーザ、発光ダイオ
ードなど何であってもよく、要するに局所的、過渡的発
熱源の性質をもったもの何でも良い。
ードなど何であってもよく、要するに局所的、過渡的発
熱源の性質をもったもの何でも良い。
第１図の実施例では、平面型に熱流回路をすぐに形成で
きたが、通常、多層配線、メサ構造などがあって発熱素
子の周辺は凹凸で直ちに平面的な高熱伝導膜を形成でき
るものではない。
きたが、通常、多層配線、メサ構造などがあって発熱素
子の周辺は凹凸で直ちに平面的な高熱伝導膜を形成でき
るものではない。
従って１本実施例では、第３図に示すように絶縁層１８
にスルーホールを発熱素子近くまで開け。
にスルーホールを発熱素子近くまで開け。
高熱伝導性膜１９を形成する。高熱伝導性膜１９は１発
熱素子１５の電気的特性を阻害しなければ金属でもよい
。通常、膜１９は高熱伝導性膜で形成する方が設計しや
すく、また発熱素子１５に直接触れる構造でもよい。高
熱伝導性絶縁膜１９とは、例えばＡｌＮ、ＢＮなどであ
る。
熱素子１５の電気的特性を阻害しなければ金属でもよい
。通常、膜１９は高熱伝導性膜で形成する方が設計しや
すく、また発熱素子１５に直接触れる構造でもよい。高
熱伝導性絶縁膜１９とは、例えばＡｌＮ、ＢＮなどであ
る。
第３図の例では、さらに基板側にスルーホールが開けら
れ、高熱伝導性膜２０が形成されており。
れ、高熱伝導性膜２０が形成されており。
基板側からも熱を取る工夫がなされているが、スルーホ
ール型熱流回路１９又は２０は各々一方のみであっても
効果がある。
ール型熱流回路１９又は２０は各々一方のみであっても
効果がある。
高熱伝導性膜２０は、発熱素子１５の電気特性を阻害し
なければ金属でもよい０通常膜２０は高熱伝導性絶縁膜
で形成する方が設計しやすく、また発熱素子１５に直接
触れる構造でもよい、高熱伝導性絶縁膜２０とは１例え
ばＡｌＮ、ＢＮなどである。
なければ金属でもよい０通常膜２０は高熱伝導性絶縁膜
で形成する方が設計しやすく、また発熱素子１５に直接
触れる構造でもよい、高熱伝導性絶縁膜２０とは１例え
ばＡｌＮ、ＢＮなどである。
図示はしていないが１層１９，２０の次に設けられた放
熱回路又は冷却回路によって熱が効率よくチップ全体に
拡がる前に外へ放出される。
熱回路又は冷却回路によって熱が効率よくチップ全体に
拡がる前に外へ放出される。
第４図は、空冷フィンによる放熱回路の実施例である。
チップ２１は、前述した熱流回路が施されたものであり
、チップ内の発熱素子としてはすでに述べたようにＭＯ
Ｓ型トランジスタ、バイポーラ型トランジスタ、半導体
レーザ、発光ダイオードなどの半導体素子であって、高
速動作のため１局所的、過渡的に発熱している。このチ
ップ２１を放熱フィン２４と接続するためにチップの表
と裏の両方から熱を取り去るように工夫されている。チ
ップの一方側は、熱伝導性の優れた接着法によって高熱
伝導板２２（通常絶縁体がよく例えばＡｌＮ、ＢＮなど
である。金属で良ければ、ＡＱ。
、チップ内の発熱素子としてはすでに述べたようにＭＯ
Ｓ型トランジスタ、バイポーラ型トランジスタ、半導体
レーザ、発光ダイオードなどの半導体素子であって、高
速動作のため１局所的、過渡的に発熱している。このチ
ップ２１を放熱フィン２４と接続するためにチップの表
と裏の両方から熱を取り去るように工夫されている。チ
ップの一方側は、熱伝導性の優れた接着法によって高熱
伝導板２２（通常絶縁体がよく例えばＡｌＮ、ＢＮなど
である。金属で良ければ、ＡＱ。
Ｃｕ板などである）に取付けられ、放熱フィン２２に熱
が伝えられる。チップの他方側は、高熱伝導膜２３（例
えば、ＡＲＮ、ＢＮ膜など）でカバーされ、高熱伝導板
２６との隙間を埋めてあり、放熱フィン２７に熱が伝え
られる。
が伝えられる。チップの他方側は、高熱伝導膜２３（例
えば、ＡＲＮ、ＢＮ膜など）でカバーされ、高熱伝導板
２６との隙間を埋めてあり、放熱フィン２７に熱が伝え
られる。
２５は取付はボードである。このようにして、チップ内
に発生した局所的、過渡的発熱は、チップの横方向に拡
がる前に外へ取り出されるので。
に発生した局所的、過渡的発熱は、チップの横方向に拡
がる前に外へ取り出されるので。
高速動作が安定に行える。
第５図は、冷却による放熱又は冷却回路の実施例である
。第４図の実施例と同様に２１はチップ。
。第４図の実施例と同様に２１はチップ。
２２は高熱伝導板、２３は高熱伝導膜、２４゜２７は放
熱フィン、２５は取付はボードである。
熱フィン、２５は取付はボードである。
本実施例では、冷却し、液体２８は、２９の液体循環管
に沿って流れる。この場合冷却用液体２８は、冷却に適
したものならば何でもよいが１例えばフレ本ン、水など
が適当である。
に沿って流れる。この場合冷却用液体２８は、冷却に適
したものならば何でもよいが１例えばフレ本ン、水など
が適当である。
このようにして空冷に比較してはるかに大量の熱をチッ
プから効率よく取り去ることができ、さらに安定な高速
動作が得られる。
プから効率よく取り去ることができ、さらに安定な高速
動作が得られる。
［発明の効果］
以上説明した所から明らかなように本発明によれば、過
渡的に応答し、微小域からの熱を除去できる熱流回路を
半導体チップ内に設けることによって電子回路の集積度
が向上し、かつ高速動作が安定化され、実用上の効果は
多大である。
渡的に応答し、微小域からの熱を除去できる熱流回路を
半導体チップ内に設けることによって電子回路の集積度
が向上し、かつ高速動作が安定化され、実用上の効果は
多大である。
第１図乃至第５図は夫々本発明の一実施例を示す概略図
、第６図乃至第１０図は夫々従来のＭＯＳ ＦＥＴ素
子の問題点を説明するための図、第１１図乃至第１５図
は夫々従来のＳＯＩ構造のＭＯＳ ＦＥＴ素子の問題
点を説明するための図である。 １・・・・・・・・・基板、２・・・・・・・・・チャ
ンネル、３・・・・・・・・・ゲート電極、４・・・・
・・・・・ゲート絶縁膜、５・・・・・・・・・ドレイ
ン又はソース、６・・・・・・・・・配線、７・・・・
・・・・・絶縁層、８・・・・・・・・・絶縁層、９・
・・・・・・・・絶縁層（ＳＯＩ用）、１０・・・・・
・・・・半導体層（ＳＯＩ用）、１４・・・・・・・・
・基板。 １５・・・・・・・・・発熱素子、１６・・・・・・・
・高熱伝導性絶縁層、１７・・・・・・・・配線用金属
層、１８・・・・・・・・・絶縁層。 １９・・・・・・・・高熱伝導性膜、２０・・・・・・
・・・高熱伝導性膜、２１・・・・・・・・・チップ、
２２・・・・・・・・・高熱伝導板。 ２３・・・・・・・・・高熱伝導膜、２４・・・・・・
・・・放熱フィン、２５・・・・・・・・・ボード、２
６・・・・・・・・・高熱伝導板、２７・・・・・・・
・・放熱フィン、２８・・・・・・・・・冷却用液体、
２９・・・・・・・・・液体循環管。 特許出願人 御子柴 置火（他１名）代理人
弁理士 永 １）武 三 部第 １図 第３図 ｂ 第４図 第２図 第５図 第６図 手続補正書 昭和６３年 月ｆ日
、第６図乃至第１０図は夫々従来のＭＯＳ ＦＥＴ素
子の問題点を説明するための図、第１１図乃至第１５図
は夫々従来のＳＯＩ構造のＭＯＳ ＦＥＴ素子の問題
点を説明するための図である。 １・・・・・・・・・基板、２・・・・・・・・・チャ
ンネル、３・・・・・・・・・ゲート電極、４・・・・
・・・・・ゲート絶縁膜、５・・・・・・・・・ドレイ
ン又はソース、６・・・・・・・・・配線、７・・・・
・・・・・絶縁層、８・・・・・・・・・絶縁層、９・
・・・・・・・・絶縁層（ＳＯＩ用）、１０・・・・・
・・・・半導体層（ＳＯＩ用）、１４・・・・・・・・
・基板。 １５・・・・・・・・・発熱素子、１６・・・・・・・
・高熱伝導性絶縁層、１７・・・・・・・・配線用金属
層、１８・・・・・・・・・絶縁層。 １９・・・・・・・・高熱伝導性膜、２０・・・・・・
・・・高熱伝導性膜、２１・・・・・・・・・チップ、
２２・・・・・・・・・高熱伝導板。 ２３・・・・・・・・・高熱伝導膜、２４・・・・・・
・・・放熱フィン、２５・・・・・・・・・ボード、２
６・・・・・・・・・高熱伝導板、２７・・・・・・・
・・放熱フィン、２８・・・・・・・・・冷却用液体、
２９・・・・・・・・・液体循環管。 特許出願人 御子柴 置火（他１名）代理人
弁理士 永 １）武 三 部第 １図 第３図 ｂ 第４図 第２図 第５図 第６図 手続補正書 昭和６３年 月ｆ日
Claims (9)
- （１）基板に形成された１個以上の半導体素子から成る
チップにおいて、上記半導体素子に対し少なくとも局部
的に対向する高熱伝導性絶縁層を設け、該半導体素子が
発生する熱を該高熱伝導性絶縁層を含む熱流回路により
除去するように構成したことを特徴とする半導体チップ
。 - （２）上記高熱伝導性絶縁層が上記半導体素子に平面的
に対接するように形成された請求項（１）に記載された
半導体チップ。 - （３）上記高熱伝導性絶縁層と半導体素子との間に吸熱
用金属配線を設けた請求項（２）の半導体チップ。 - （４）基板に形成された１個以上の半導体素子と該素子
上に形成された絶縁層から成るチップにおいて、該絶縁
層に少なくとも上記半導体素子近傍に至るように設けら
れたスルーホールに高熱伝導性絶縁膜を形成し、該半導
体素子が発生する熱を上記高熱伝導性絶縁膜を含む熱流
回路により除去するように構成したことを特徴とする半
導体チップ。 - （５）上記基板に少なくとも上記半導体素子近傍に至る
ように設けられたスルーホールに、高熱伝導性絶縁膜を
形成した請求項（１）又は（４）記載の半導体チップ。 - （６）前記高熱伝導性絶縁層又は膜がＡｌＮ又はＢＮで
ある請求項（１）、（２）、（３）、（４）又は（５）
に記載の半導体チップ - （７）前記高熱伝導性絶縁層又は膜上に、放熱又は冷却
回路を設けた請求項（１）、（２）、（３）、（４）、
（５）又は（６）に記載の半導体チップ。 - （８）前記チップの一方側に取付けた高熱伝導性板上に
フィンを設けると共に上記チップの他方側に高熱伝導性
膜を介して高熱伝導性板を設け、この高熱伝導性板上フ
ィンを設けた請求項（１）、（２）、（３）、（４）、
（５）、（６）又は（７）に記載の半導体チップ。 - （９）上記フィンを冷却用液体によって冷却するように
構成した請求項（８）に記載の半導体チップ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209765A JPH07120735B2 (ja) | 1988-08-23 | 1988-08-23 | 半導体チップ |
| GB8918867A GB2222721B (en) | 1988-08-23 | 1989-08-18 | Cooling semiconductor devices |
| FR8911128A FR2636777B1 (fr) | 1988-08-23 | 1989-08-22 | Dispositif semiconducteur a circuit de decharge de chaleur |
| DE19893927866 DE3927866A1 (de) | 1988-08-23 | 1989-08-23 | Halbleiterbauelement |
| GB9117667A GB2246472A (en) | 1988-08-23 | 1991-08-15 | Cooling semiconductor devices |
| GB9117666A GB2246471B (en) | 1988-08-23 | 1991-08-15 | Cooling semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209765A JPH07120735B2 (ja) | 1988-08-23 | 1988-08-23 | 半導体チップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258255A true JPH0258255A (ja) | 1990-02-27 |
| JPH07120735B2 JPH07120735B2 (ja) | 1995-12-20 |
Family
ID=16578250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209765A Expired - Fee Related JPH07120735B2 (ja) | 1988-08-23 | 1988-08-23 | 半導体チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120735B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012137574A1 (ja) * | 2011-04-01 | 2012-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法ならびに携帯電話機 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4828956A (ja) * | 1971-08-20 | 1973-04-17 | ||
| JPS5895848A (ja) * | 1981-12-02 | 1983-06-07 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-08-23 JP JP63209765A patent/JPH07120735B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4828956A (ja) * | 1971-08-20 | 1973-04-17 | ||
| JPS5895848A (ja) * | 1981-12-02 | 1983-06-07 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012137574A1 (ja) * | 2011-04-01 | 2012-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法ならびに携帯電話機 |
| US9299914B2 (en) | 2011-04-01 | 2016-03-29 | Renesas Electronics Corporation | Semiconductor device, manufacturing method of the same, and mobile phone |
| US9906205B2 (en) | 2011-04-01 | 2018-02-27 | Renesas Electronics Corporation | Semiconductor device, manufacturing method of the same, and mobile phone |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120735B2 (ja) | 1995-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101026618B1 (ko) | 마이크로전자 패키지 및 그것의 상호접속 피쳐 냉각 방법 | |
| US7654311B2 (en) | Thermal management of systems having localized regions of elevated heat flux | |
| US6727422B2 (en) | Heat sink/heat spreader structures and methods of manufacture | |
| US6521516B2 (en) | Process for local on-chip cooling of semiconductor devices using buried microchannels | |
| JP3566657B2 (ja) | 集積熱電冷却器を備えた半導体デバイスおよびそれを製造する方法 | |
| KR100991579B1 (ko) | 실리콘 온 인슐레이터 웨이퍼들 상의 활성 디바이스들을 위한 열 분로 | |
| US7290596B2 (en) | Thermal management of systems having localized regions of elevated heat flux | |
| JPH04230057A (ja) | 熱放散装置およびその方法 | |
| JP2001291925A (ja) | 高出力ダイオードレーザバー用の実装基板およびヒートシンク | |
| US8166769B2 (en) | Self-cooled vertical electronic component | |
| Bar-Cohen et al. | On-chip hot spot remediation with miniaturized thermoelectric coolers | |
| TWI416675B (zh) | 具有增加熱傳導之積體電路 | |
| US7779638B2 (en) | Localized microelectronic cooling apparatuses and associated methods and systems | |
| US7842553B2 (en) | Cooling micro-channels | |
| JPH0258255A (ja) | 半導体チップ | |
| JPH0964255A (ja) | 半導体装置 | |
| JP5092274B2 (ja) | 半導体装置 | |
| GB2222721A (en) | Cooling semiconductor devices | |
| JPH03257953A (ja) | 半導体素子 | |
| TWI746213B (zh) | 晶片封裝結構及其形成方法 | |
| GB2246472A (en) | Cooling semiconductor devices | |
| JPH0258254A (ja) | 半導体素子 | |
| GB2246471A (en) | Cooling semiconductor devices | |
| JPH03171657A (ja) | 半導体装置 | |
| JP2747156B2 (ja) | 浸漬噴流冷却用ヒートシンク |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |