JPH0254643A - Timing recovery circuit - Google Patents

Timing recovery circuit

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JPH0254643A
JPH0254643A JP63206159A JP20615988A JPH0254643A JP H0254643 A JPH0254643 A JP H0254643A JP 63206159 A JP63206159 A JP 63206159A JP 20615988 A JP20615988 A JP 20615988A JP H0254643 A JPH0254643 A JP H0254643A
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impulse response
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Shinji Ota
太田 眞治
Setsu Fukuda
福田 節
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Abstract

PURPOSE:To reflect the result of comparison onto the phase control of timing recovery by estimating a peak value of an impulse response from a reception signal from a line equalizer and calculating two mean values averaging the peak for a prescribed period with the self-running period inbetween and recognizing the direction of a frequency error from the comparison result. CONSTITUTION:When an initial pull-in end signal is given, a protection stage number counter 55 of a PLL circuit 5 advances a phase of a recovered clock by a prescribed phase quantity alpha, sends a peak h0(n) of the impulse response at a present point of time calculated by an impulse response arithmetic circuit 3 to an arithmetic result comparator 4 and an averaging section 41 calculates the mean value. When the averaging period is finished, an output of a NOR gate 46 goes to '1', the comparison of the comparator 43 is executed and the result is given to a protection stage number counter 55 of the PLL circuit 5 as a frequency error direction signal. The mean values are compared only once in such a manner to control the protection stage number in response to the frequency error direction.

Description

【発明の詳細な説明】 〔概  要〕 ディジタル伝送装置の線路等化器の出力力・らタイミン
グ抽出を行って再生クロ・ンクを発生するタイミング再
生回路に関し、 トレーニングパターンを用いずに受信信号自体から周波
数誤差方向を検出して正確な再生クロックを発生するこ
とを目的とし、 該線路等化器の出力から振幅サンブルイ直の検出及び受
信データシンボルの識別を1〒うサンプル・識別回路と
、該サンプル・識別結果力)ら!亥線路等化器の出力の
インパルス応答のピーク値り、を演算するインパルス応
答演算回路と、初期引込終了信号により一定周期の該ピ
ーク値ho(n+1)の平均値と、前の一定周期のピー
ク値h0(n)の平均値とを比較して周波数誤差方向信
号を発生するとともに前の一定周期から次の一定周期ま
での期間中は自走信号を発生する演算結果比較回路と、
該初期引込終了信号により該再生クロックを所定量だけ
位相シフトし、該自走信号を受けている期間を除き該周
波数誤差方向信号に応じて保護段数を制御し該線路等化
器の出力に位相同期させた該再生クロ、りを出力するP
LL回路とで構成する。
[Detailed Description of the Invention] [Summary] This relates to a timing recovery circuit that generates a recovered clock by extracting timing from the output power of a line equalizer of a digital transmission device. The purpose of the present invention is to detect the frequency error direction from the line equalizer and generate an accurate recovered clock. Sample/identification result power) et al! An impulse response calculation circuit calculates the peak value of the impulse response of the output of the positive line equalizer, and calculates the average value of the peak value ho(n+1) of a certain period and the peak of the previous certain period according to the initial pull-in end signal. an arithmetic result comparison circuit that generates a frequency error direction signal by comparing the average value of the value h0(n) and generates a free-running signal during a period from the previous constant cycle to the next constant cycle;
The phase of the recovered clock is shifted by a predetermined amount by the initial pull-in end signal, and the number of protection stages is controlled according to the frequency error direction signal except during the period when the free-running signal is being received, and the phase is shifted to the output of the line equalizer. P to output the synchronized reproduced black and white
It consists of an LL circuit.

[産業上の利用分野] 本発明は、タイミング再生回路に関し、特にディジタル
伝送装置に用いられるタイミング再生回路におけるマス
ク側のクロックとスレーブ側のクロックとの周波数誤差
方向を検出する回路に関するものである。
[Industrial Field of Application] The present invention relates to a timing recovery circuit, and more particularly to a circuit for detecting the frequency error direction between a mask-side clock and a slave-side clock in a timing recovery circuit used in a digital transmission device.

時分割方向制御伝送方式(ピンポン伝送方式)のディジ
タル伝送装置においては、タイミング再生回路にディジ
タル位相同期回路(DPLL回路)を備え、回線設定時
のトレーニング期間等において、受信局として送信局か
らの送信信号を受信する毎に該送信信号に対してDPL
L回路を引込状態にして位相同期させ再生クロックを発
生するとともに、1バ一スト期間の残りの期間(自局が
送信局になる期間)自走させて自局クロックを発生する
In a digital transmission device using the time-division direction control transmission method (ping-pong transmission method), the timing regeneration circuit is equipped with a digital phase-locked circuit (DPLL circuit), and during the training period when setting up the line, the transmission from the transmitting station as a receiving station is DPL for the transmitted signal every time a signal is received
The L circuit is brought into a retracted state and phase-synchronized to generate a reproduced clock, and at the same time, it is allowed to run freely during the remaining period of one bust period (the period when the local station becomes a transmitting station) to generate the local station clock.

この自走期間中にはマスタクロックの周波数誤差に応じ
た位相誤差が発生するので、タイミング再生回路では、
再生クロック発生時にその位相誤差を精度良く制御する
必要がある。
During this free-running period, a phase error occurs depending on the frequency error of the master clock, so the timing recovery circuit
It is necessary to accurately control the phase error when generating a reproduced clock.

〔従来の技術〕[Conventional technology]

第5図には、従来から用いられているタイミング再生回
路の一例がブロック図で示されており、マスタクロック
51と、1/2分周器52と、0相/π相のセレクタ5
3と、N分周器54と、位相比較器56と、保護段数(
時定数)カウンタ55とで構成されたDPLL制御部と
、収束期間計数部57とを含んでいる。
FIG. 5 shows a block diagram of an example of a conventionally used timing recovery circuit, which includes a master clock 51, a 1/2 frequency divider 52, and a 0-phase/π-phase selector 5.
3, the N frequency divider 54, the phase comparator 56, and the number of protection stages (
It includes a DPLL control section composed of a time constant) counter 55 and a convergence period counting section 57.

1/2分周器52において、受信信号のN倍の周波数を
有するマスタクロック51から、同一周波数で逆相の0
相とπ相の2種類の基準クロックを生成する。これらの
基準クロックは、常にセレクタ53で一方が選択され、
N分周器54でN分周される。分周されたクロックは位
相比較器56において受信信号(線路等化器の出力信号
)の立ち上がりと比較され、分周クロックの位相の進み
・遅れを判定する0例えば、分周出力の位相が遅れてい
る場合には、そのときまで出力されていた基準クロック
がO相であれば、カウンタ55の保護段数(予め設定し
ておく)に達したときにそのセレクト信号によりセレク
タ53がπ相に乗り換えて出力し、分周出力の位相の方
が進んでいる場合には、同様にしてO相からπ相に乗り
換えると同時にπ相の基準クロックを1回マスクする。
In the 1/2 frequency divider 52, from the master clock 51 having a frequency N times that of the received signal, 0 of the same frequency and opposite phase is input.
Two types of reference clocks, phase and π phase, are generated. One of these reference clocks is always selected by the selector 53,
The frequency is divided by N by an N frequency divider 54. The frequency-divided clock is compared with the rising edge of the received signal (output signal of the line equalizer) in a phase comparator 56 to determine whether the phase of the frequency-divided clock is advanced or delayed. If the reference clock that has been output until then is O-phase, when the number of protection stages of the counter 55 (preset) is reached, the selector 53 switches to the π-phase by the select signal. If the frequency-divided output is ahead in phase, the O-phase is similarly switched to the π-phase, and at the same time the π-phase reference clock is masked once.

このようにして、受信信号と分周クロックの位相が一致
した時点で基準クロックを乗り換えることによりマスク
クロツタの挿入又は削除を行って所望の再生クロックが
得られ、以後、DPLL制御部としては、そのとき出力
していた基準クロックを引き続き出力してN分周器54
から内部クロックとして出力し、自走状態となる。
In this way, the desired recovered clock is obtained by inserting or deleting the mask clock by switching the reference clock when the phases of the received signal and the frequency-divided clock match, and from then on, the DPLL control section The reference clock that was being output is continued to be output and the N frequency divider 54
It outputs as an internal clock and becomes free-running.

また、収束期間計数部57は、セレクタ53へのセレク
ト信号を監視し、受信信号バーストの先頭から位相制御
の終了(セレクト信号の反転)に至るセレクト信号の発
生回数を計数する。この計数結果は受信信号と内部クロ
ックとの周波数誤差を示すものとしてマスククロック5
1の発振周波数の制御に用いられる。
Further, the convergence period counting unit 57 monitors the select signal sent to the selector 53 and counts the number of times the select signal is generated from the beginning of the received signal burst to the end of phase control (inversion of the select signal). This counting result indicates the frequency error between the received signal and the internal clock.
This is used to control the oscillation frequency of 1.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記のような従来例では、周波数誤差検出を行うため、
位相比較器や収束期間計数部の動作が、■バースト周期
における自走期間中、然も特定のトレーニングパターン
や特殊なシーケンスを必要とするため、回路及び制御が
複雑になるという問題点があった。
In the conventional example above, in order to perform frequency error detection,
The operation of the phase comparator and convergence period counting section requires a specific training pattern and special sequence during the free-running period of the burst cycle, which has the problem of complicating the circuit and control. .

従って、本発明は、ディジタル伝送装置の線路等化器の
出力からタイミング抽出を行って再生クロックを発生す
るタイミング再生回路において、特定のトレーニングパ
ターンを用いずに受信信号自体から周波数誤差方向を検
出して正確な再生クロフクを発生することを目的とする
Therefore, the present invention detects the frequency error direction from the received signal itself without using a specific training pattern in a timing recovery circuit that generates a recovered clock by extracting timing from the output of a line equalizer of a digital transmission device. The purpose is to generate accurate reproduction Kurofuku.

より、該再生クロックを所定量だけ位相シフトし、該自
走信号を受けている期間を除き該周波数誤差方向信号に
応じて保護段数を制御し該線路等化器1の出力に位相同
期させた該再生クロックを出力するPLL回路5とを備
えている。
Therefore, the phase of the recovered clock is shifted by a predetermined amount, and the number of protection stages is controlled in accordance with the frequency error direction signal except for the period when the free-running signal is being received, and the phase is synchronized with the output of the line equalizer 1. It also includes a PLL circuit 5 that outputs the reproduced clock.

〔課題を解決するための手段] 上記の目的を達成するため、本発明に係るタイミング再
生回路では、第1図に原理的に示すように、線路等化器
1の出力から振幅サンプル値の検出及び受信データシン
ボルの識別を行うサンプル・識別回路2と、該サンプル
・識別結果から該線路等化器lの出力のインパルス応答
のピーク値h0を再生クロックに基づいて演算するイン
パルス応答演算回路3と、初期引込終了信号により一定
周期の該ピーク値ho(n+1)の平均値と、前の一定
周期のピーク値ha(n)の平均値とを比較して周波数
誤差方向信号を発生するとともに前の一定周期から次の
一定周期までの期間中は自走信号を発生する演算結果比
較回路4と、該初期引込終了信号に〔作   用〕 第1図に示した本発明のタイミング再生回路では、線路
等化器1の出力からサンプル・識別回路2が振幅サンプ
ル値の検出及び受信データシンボルの識別を行ってイン
パルス応答演算回路3に与える。
[Means for Solving the Problems] In order to achieve the above object, the timing recovery circuit according to the present invention detects amplitude sample values from the output of the line equalizer 1, as shown in principle in FIG. and a sample/discrimination circuit 2 that identifies received data symbols; and an impulse response calculation circuit 3 that computes a peak value h0 of the impulse response of the output of the line equalizer l based on the sample/discrimination result based on a recovered clock. , by the initial pull-in end signal, the average value of the peak value ho(n+1) of a certain period is compared with the average value of the peak value ha(n) of the previous certain period, and a frequency error direction signal is generated. In the timing regeneration circuit of the present invention shown in FIG. A sample/discrimination circuit 2 detects amplitude sample values from the output of the equalizer 1 and discriminates received data symbols, and provides the detected amplitude sample values to an impulse response calculation circuit 3.

一方、PLL回路5では、まず初期引込終了信号により
、出力する再生クロックを第2図(a)に示すように初
期引込終了時の位相より所定量αだけ位相シフトさせて
インパルス応答演算回路3及び演算結果比較回路4に与
える。
On the other hand, the PLL circuit 5 first uses the initial pull-in completion signal to shift the output reproduction clock by a predetermined amount α from the phase at the end of the initial pull-in as shown in FIG. 2(a). It is given to the calculation result comparison circuit 4.

インパルス応答演算回路3では、そのサンプル・識別結
果から現時点での線路等化器1の出力のインパルス応答
のピーク値h0を再生クロックに基づいて推定演算する
。この場合、再生クロックを受けるインパルス応答演算
回路3から得られる上記のピーク値は既に所定位相αだ
けシフトされた位相となっている。
The impulse response calculation circuit 3 estimates and calculates the peak value h0 of the impulse response of the output of the line equalizer 1 at the present time based on the sample/identification result based on the recovered clock. In this case, the peak value obtained from the impulse response calculation circuit 3 receiving the reproduced clock has already been shifted by a predetermined phase α.

演算結果比較回路4では、初期引込終了信号を受けた後
、インパルス応答演算回路3からのインパルス応答のピ
ーク値ho(n)(第2図(a)参照)を第3図に示す
ように一定周期(期間)にわたって積算しその平均値を
演算する。これは、初期位相から所定位相αだけシフト
された位相となっている。これにより、後述する最適位
相Oの片側でのピーク値比較が容易なものとなる。
After receiving the initial pull-in end signal, the calculation result comparison circuit 4 keeps the peak value ho(n) of the impulse response from the impulse response calculation circuit 3 (see FIG. 2(a)) constant as shown in FIG. Integrate over a period (period) and calculate the average value. This is a phase shifted by a predetermined phase α from the initial phase. This facilitates peak value comparison on one side of the optimal phase O, which will be described later.

その後、第2図に示すようにPLL回路5を一定期間自
走させた後、次の一定周期のピーク値b++(n+1)
の平均値を演算し、前の一定周期のピーク値ho(n)
の平均値と比較することにより周波数誤差方向信号を発
生する。
After that, as shown in FIG. 2, after letting the PLL circuit 5 run free for a certain period, the peak value b++(n+1) of the next certain period is
The average value of ho(n) is calculated, and the peak value ho(n) of the previous constant period is calculated.
A frequency error direction signal is generated by comparing with the average value of .

演算結果比較回路4でのh0(n+1)の平均値と前の
一定周期のピーク41 h a (n)の平均値との比
較結果が第2図伽)に示すようになった時(h a(n
+1) >h0(n))には受信している自局の方の位
相が遅れているという周波数誤差方向信号が、また第2
図(C)に示すようになった時(h o(n+1) <
 h o(n) )には受信している自局の方の位相が
進んでいるという周波数誤差方向信号が、それぞれPL
L回路5に入力され、その周波数誤差方向信号に応して
保護段数を制御し線路等化器lの出力を位相同期させた
再生クロックとして出力することができる。
When the comparison result of the average value of h0(n+1) in the calculation result comparison circuit 4 and the average value of the peak 41 h a (n) of the previous constant period becomes as shown in Fig. 2 (h a (n
+1)>h0(n)), there is also a frequency error direction signal that indicates that the receiving station is delayed in phase;
When it becomes as shown in Figure (C) (ho(n+1) <
h o(n)), there is a frequency error direction signal whose phase is leading towards the receiving station, and each PL
The signal is input to the L circuit 5, and the number of protection stages is controlled according to the frequency error direction signal, and the output of the line equalizer L can be outputted as a phase-synchronized regenerated clock.

従って、インパルス応答により周波数誤差方向検出を行
うので、特定のトレーニングパターンを必要とせずラン
ダムパターンで済む。
Therefore, since frequency error direction detection is performed using an impulse response, a random pattern is sufficient without requiring a specific training pattern.

〔実 施 例〕〔Example〕

第4図は、第1図に示した本発明のタイミング再生回路
の一実施例を示しており、この実施例では、サンプル・
識別回路2としてA/D変換器を用い、インパルス応答
演算回路3では、このA/D変換器2でサンプリングさ
れて得たサンプル値Xえと識別された受信データシンボ
ルaおを基に、等化出力信号のインパルス応答のピーク
値ha(n)を推定演算する。また、演算結果比較回路
4は、インパルス応答演算回路3の出力を一定期間積算
して平均値を算出する平均化部41と、前の平均値を記
憶するレジスタ42と、平均化部41とレジスタ42の
両川力を比較して周波数誤差方向信号をPI、L回路5
に与える比較器43と、初期引込終了信号を受けてカウ
ントを開始するカウンタ44.45と、両カウンタ44
.45のキャリイ出力を人力して比較器43の比較動作
を実行させるノアゲート46と、カウンタ44のキャリ
イ出力の反転信号とカウンタ45のキ+リイ出力とを入
力して自走信号をPLL回路5に出力するアンドゲート
47とで構成され、カウンタ44はカウンタ45より先
にキャリイ出力を発生して停止し、且つカウンタ45の
キャリイ出力によってリセットされるようになっている
FIG. 4 shows an embodiment of the timing recovery circuit of the present invention shown in FIG.
An A/D converter is used as the identification circuit 2, and the impulse response calculation circuit 3 performs equalization based on the sample value X sampled by the A/D converter 2 and the received data symbol a identified. The peak value ha(n) of the impulse response of the output signal is estimated and calculated. The calculation result comparison circuit 4 also includes an averaging unit 41 that calculates an average value by integrating the outputs of the impulse response calculation circuit 3 for a certain period of time, a register 42 that stores the previous average value, and an averaging unit 41 and a register. Compare the two river forces of 42 and output the frequency error direction signal to PI, L circuit 5
a comparator 43, a counter 44, 45 that starts counting upon receiving the initial pull-in end signal, and both counters 44.
.. A NOR gate 46 inputs the carry output of the counter 45 manually to execute the comparison operation of the comparator 43, and inputs the inverted signal of the carry output of the counter 44 and the key output of the counter 45 to send a free-running signal to the PLL circuit 5. The counter 44 generates a carry output and stops before the counter 45, and is reset by the carry output of the counter 45.

PLL回路5は第5図の従来例と同様のDPLL回路を
用いており、但し、保護段数カウンタ55に比較器43
からの周波数誤差方向信号とアンドゲート47からの自
走信号とが入力されており、更にこの保護段数カウンタ
55には、初期引込終了信号とこれを受けた時に位相シ
フトするための位相量αが与えられている点が異なる。
The PLL circuit 5 uses a DPLL circuit similar to the conventional example shown in FIG.
The frequency error direction signal from the AND gate 47 and the free-running signal from the AND gate 47 are input, and the protection stage number counter 55 also receives the initial pull-in end signal and the phase amount α for phase shifting when it is received. The points given are different.

尚、この保護段数カウンタ55は、例えばアップ・ダウ
ンカウンタで、その保護段数(時定数)を外部から設定
することにより上限値と下限値を作り、アンプカウント
又はダウンカウントにより該上限値又は下限値に達した
時点でセレクタ53へのセレクト信号を発生する周知の
ものである。
Note that this protection stage number counter 55 is, for example, an up/down counter, which creates an upper limit value and a lower limit value by externally setting the number of protection stages (time constant), and sets the upper limit value or lower limit value by an amplifier count or down count. This is a well-known method that generates a select signal to the selector 53 at the point in time when the value is reached.

次に上記の実施例の動作を説明する。Next, the operation of the above embodiment will be explained.

まず、初期引込終了信号が与えられると、PLL回路5
の保護段数カウンタ55は所定位相量α(第2図の例で
はl/10タイムスロツト)だけ再生クロックの位相を
進める。
First, when the initial pull-in end signal is given, the PLL circuit 5
The protection stage counter 55 advances the phase of the reproduced clock by a predetermined phase amount α (1/10 time slot in the example of FIG. 2).

この状態でインパルス応答演算回路3で演算された現時
点でのインパルス応答のピーク値ha(n)は第2図(
a)に示した位相に現れる。
In this state, the current peak value ha(n) of the impulse response calculated by the impulse response calculation circuit 3 is shown in FIG.
It appears in the phase shown in a).

このインパルス応答のピーク値は演算結果比較器回路4
に送られ、平均化部41で平均値が演算される。この平
均化のための期間(例えば60シンボル)は第3図に示
す期間であり、これは初期引込終了信号によってカウン
トを開始するカウンタ44.45の内のカウンタ44に
よって規定される。この平均化期間が終わると平均化部
41の平均値はレジスタ42に格納され、一方、アンド
ゲート47の出力信号はパ1″となり自走信号として保
護段数カウンタ55に与えられ、このカウンタ55の動
作を停止させる。
The peak value of this impulse response is determined by the calculation result comparator circuit 4.
The average value is calculated by the averaging section 41. The period for this averaging (e.g. 60 symbols) is the period shown in FIG. 3 and is defined by counter 44 of counters 44, 45 which start counting by the initial pull-in end signal. When this averaging period ends, the average value of the averaging section 41 is stored in the register 42, while the output signal of the AND gate 47 becomes P1'' and is given to the protection stage number counter 55 as a free-running signal. Stop the operation.

この間、カウンタ45はカウント動作を継続しており、
第3図に示す自走期間(例えば100シンボル)が経過
するとキャリイ出力を発生する結果、カウンタ44はリ
セットされてカウント動作を再開するので、平均化部4
1では同じ平均化周期においてインパルス応答のピーク
値の次の平均値を算出し、平均化周期が終了するとノア
ゲート46の出力が“1”となり比較器43の比較動作
を実行させる。
During this time, the counter 45 continues counting operation.
When the free-running period (for example, 100 symbols) shown in FIG.
1, the next average value of the peak value of the impulse response is calculated in the same averaging period, and when the averaging period ends, the output of the NOR gate 46 becomes "1" and the comparator 43 executes the comparison operation.

この比較結果は周波数誤差方向信号としてPLL回路5
の保護段数カウンタ55に与えられる。
This comparison result is used as a frequency error direction signal by the PLL circuit 5.
protection stage counter 55.

第2図(a)に示す例の場合には、h a (n) <
 h o (n+1)であるから自局、即ちスレーブ局
の位相の方が送信局、即ちマスク局の位相より遅れてお
り、自局の位相を進ませる必要があるので、カウンタ5
5の保護段数はカウント終了値が小さくなるように設定
し、第2図(b)に示す例の場合には、ha(n)>h
o(n+1)であるから自局の位相を遅らせる必要があ
るので、カウンタ55の保護段数はカウント終了値が大
きくなるように設定し直す。
In the example shown in FIG. 2(a), h a (n) <
Since h o (n+1), the phase of the own station, that is, the slave station, is behind the phase of the transmitting station, that is, the mask station, and it is necessary to advance the phase of the own station, so the counter 5
The number of protection stages of 5 is set so that the count end value is small, and in the case of the example shown in FIG. 2(b), ha(n)>h
o(n+1), it is necessary to delay the phase of the own station, so the number of protection stages of the counter 55 is reset so that the count end value becomes larger.

このように平均値同士を1回だけ比較することにより周
波数誤差方向に応じて保護段数が制御されることになる
。但し、何回かの比較結果を更に平均した結果を用いて
上記の制御を行うようにしてもよい。
By comparing the average values only once in this way, the number of protection stages is controlled according to the frequency error direction. However, the above control may be performed using a result obtained by further averaging the results of several comparisons.

以上の実施例では、初期引込終了時の所定の位相シフト
量αを進み方向にとったが、これは、平均化されたピー
ク値同士を比較するのに最適位相の片側で行う必要があ
るためであるので、初期引込終了時の位相が遅れ側にあ
る場合には、この所定位相量αも遅れ側に設定されるこ
とになる。
In the above embodiment, the predetermined phase shift amount α at the end of the initial pull-in was set in the advancing direction, but this is because it is necessary to perform it on one side of the optimal phase in order to compare the averaged peak values. Therefore, if the phase at the end of initial pull-in is on the lag side, this predetermined phase amount α is also set on the lag side.

また、演算結果比較回路4及びPLL回路5はその他の
種々の変形が可能であることは当業者に明らかであろう
Further, it will be obvious to those skilled in the art that the calculation result comparison circuit 4 and the PLL circuit 5 can be modified in various other ways.

〔発明の効果〕 このように、本発明のタイミング再生回路によれば、線
路等化器からの受信信号からそのインパルス応答のピー
ク値を推定し、これを一定期間で平均化したものを自走
期間を挟んで2つ算出し、その比較結果から周波数誤差
の方向を知ることによりタイミング再生の位相制御に反
映させるように構成したので、特定のトレーニングパタ
ーンを用いずにランダムパターンで済み、回路構成が簡
単になるとともに、タンク回路を用いないのでLSI化
も実現できることになる。
[Effects of the Invention] As described above, according to the timing recovery circuit of the present invention, the peak value of the impulse response is estimated from the received signal from the line equalizer, and the peak value of the impulse response is averaged over a certain period of time. Two calculations are made with a period in between, and the direction of the frequency error is known from the comparison result, which is reflected in the phase control of timing reproduction. Therefore, a random pattern can be used instead of a specific training pattern, and the circuit configuration can be improved. This simplifies the process, and since no tank circuit is used, it can also be implemented as an LSI.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明に係るタイミング再生回路を原理的に示
すブロック図、 第2図は本発明に係るタイミング再生回路の周波数誤差
方向検出動作を説明するためのインパルス応答波形図、 第3図は本発明に係るタイミング再生回路の周波数誤差
方向検出動作を説明するためのタイムチャート図、 第4図は本発明のタイミング再生回路の一実施例を示す
ブロック図、 第5図は従来のタイミング再生回路を示したブロック図
、である。 第1図において、 l・・・線路等化器、 2・・・サンプル・識別回路、 3・・・インパルス応答演算回路、 4・・・演算結果比較回路、 5・・・PLL回路。 図中、同一符号は同−又は相当部分を示す。
FIG. 1 is a block diagram showing the principle of a timing recovery circuit according to the present invention, FIG. 2 is an impulse response waveform diagram for explaining the frequency error direction detection operation of the timing recovery circuit according to the present invention, and FIG. A time chart diagram for explaining the frequency error direction detection operation of the timing recovery circuit according to the present invention, FIG. 4 is a block diagram showing an embodiment of the timing recovery circuit of the present invention, and FIG. 5 is a conventional timing recovery circuit. FIG. In FIG. 1, l... line equalizer, 2... sample/discrimination circuit, 3... impulse response calculation circuit, 4... calculation result comparison circuit, 5... PLL circuit. In the figures, the same reference numerals indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】 ディジタル伝送装置の線路等化器(1)の出力からタイ
ミング抽出を行って再生クロックを発生するタイミング
再生回路において、 該線路等化器(1)の出力から振幅サンプル値の検出及
び受信データシンボルの識別を行うサンプル識別回路(
2)と、 該サンプル・識別結果から該線路等化器(1)の出力の
インパルス応答のピーク値h_0を該再生クロックに基
づいて演算するインパルス応答演算回路(3)と、 初期引込終了信号により、一定周期の該ピーク値h_0
(n+1)の平均値と、前の一定周期のピーク値h_0
(n)の平均値とを比較して周波数誤差方向信号を発生
するとともに前の一定周期から次の一定周期までの期間
中は自走信号を発生する演算結果比較回路(4)と、 該初期引込終了信号により、該再生クロックを所定量だ
け位相シフトし、該自走信号を受けている期間を除き該
周波数誤差方向信号に応じて保護段数を制御し該線路等
化器(1)の出力に位相同期させた該再生クロックを出
力するPLL回路(5)と、を備えたことを特徴とする
タイミング再生回路。
[Claims] In a timing recovery circuit that generates a recovered clock by extracting timing from the output of a line equalizer (1) of a digital transmission device, an amplitude sample value is extracted from the output of the line equalizer (1). A sample identification circuit (which performs detection and identification of received data symbols)
2), an impulse response calculation circuit (3) that calculates the peak value h_0 of the impulse response of the output of the line equalizer (1) from the sample/identification result based on the recovered clock; and an initial pull-in end signal. , the peak value h_0 of a certain period
(n+1) average value and the peak value h_0 of the previous constant period
an arithmetic result comparison circuit (4) that generates a frequency error direction signal by comparing the average value of (n) and generates a free-running signal during the period from the previous constant cycle to the next constant cycle; The phase of the regenerated clock is shifted by a predetermined amount according to the pull-in end signal, and the number of protection stages is controlled according to the frequency error direction signal except during the period when the free-running signal is received, and the output of the line equalizer (1) is A timing regeneration circuit comprising: a PLL circuit (5) that outputs the regenerated clock phase-synchronized with the regenerated clock.
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* Cited by examiner, † Cited by third party
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US5291522A (en) * 1990-07-05 1994-03-01 Fujitsu Limited Device and method for estimating sampled value of impulse response and signal reproduction system using the device

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