JPH0240951A - Semiconductor storage device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000003860 storage Methods 0.000 title abstract description 14
- 239000010408 film Substances 0.000 claims abstract description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 34
- 229920005591 polysilicon Polymers 0.000 claims abstract description 32
- 239000010410 layer Substances 0.000 claims abstract description 22
- 239000010409 thin film Substances 0.000 claims abstract description 16
- 238000009792 diffusion process Methods 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 239000011229 interlayer Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 150000004767 nitrides Chemical class 0.000 abstract description 7
- 229910052751 metal Inorganic materials 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- 210000000352 storage cell Anatomy 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体メモリ装置に関し、特に、ＭＯＳスタテ
ィックＲＡ Ｍ、のメモリセル構造を改良した半導体メ
モリ装置に関する゛。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device in which the memory cell structure of a MOS static RAM is improved.
［従来の技術］
第４図は従来のポリシリコン抵抗を負荷とするＭＯＳス
タティックＲＡＭ （以下、ＳＲＡＭという）のメモリ
セルを示す回路図であり、第５図はその一部の半導体装
置構造を示す断面図である。[Prior Art] Fig. 4 is a circuit diagram showing a memory cell of a conventional MOS static RAM (hereinafter referred to as SRAM) that uses a polysilicon resistor as a load, and Fig. 5 shows the structure of a part of the semiconductor device. FIG.
Ｑｌ、Ｑ２はトランスファゲートトランジスタ、Ｑ３．
Ｑ４はドライバゲートトランジスタ、Ｒ１Ｒ２はポリシ
リコン負荷抵抗である。従来、このトランジスタＱ１．
Ｑ２ 、Ｑ３ 、Ｑ４は第５図に示すようにＮ型半導体
基板１の表面に形成されたＰウェル２内のＮチャネルの
バルクトランジスタとして構成されている。また、ディ
ジット線り。Ql, Q2 are transfer gate transistors, Q3.
Q4 is a driver gate transistor, and R1R2 is a polysilicon load resistor. Conventionally, this transistor Q1.
Q2, Q3, and Q4 are configured as N-channel bulk transistors in a P well 2 formed on the surface of an N-type semiconductor substrate 1, as shown in FIG. Also, digit line.
ｎは、金属配線３により構成されており、コンタクト孔
４内で、Ｐウェル２内のＮ＋拡散層５に接続されている
。負荷抵抗Ｒ，，Ｒ２は不純物の注入量がゼロか、又は
不純物が適量注入されたポリシリコン層６をパターン形
成した後、このポリシリコン層６の高抵抗部を窒化膜に
よりマスクして低抵抗の配線部にドナー型の不純物、例
えば、リン等を注入することにより形成されている。n is constituted by metal wiring 3 and is connected to N+ diffusion layer 5 in P well 2 within contact hole 4 . The load resistances R, , R2 are made with low resistance by patterning a polysilicon layer 6 in which the amount of impurity implanted is zero or an appropriate amount of impurities, and then masking the high resistance part of this polysilicon layer 6 with a nitride film. It is formed by implanting a donor-type impurity, such as phosphorus, into the wiring section.
また、ソフトエラ一対策として重要となる情報蓄積ノー
ドＮｌ、Ｎ２はＮ＋拡散層７とそれに接続されている配
線で構成されており、そのノード容量は殆どがＮ＋拡散
層７のＰ−Ｎ接合容量で成り立っている。In addition, the information storage nodes Nl and N2, which are important as a countermeasure against soft errors, are composed of an N+ diffusion layer 7 and wiring connected to it, and most of the node capacitance is the PN junction capacitance of the N+ diffusion layer 7. It's working.
［発明が解決しようとする課題］
上述した従来のＳＲＡＭメモリセルは大容量化に伴いメ
モリセルの縮小化を図る場合に、以下に示すような欠点
がある。メモリセルを小さくすればするほど平面的には
全てのデバイスの面積が小さなものとなる。このため、
情報蓄積ノードの面積も小さくなり、当然、このノード
にかかる容量は小さくなる。この容量を決めている要素
としては、主としてＮ＋拡散層７のＰ−Ｎ接合容量があ
り、この容量が小さくなることにより、α線によるソフ
トエラーに対して情報が反転しやすくなってしまうとい
う欠点がある。[Problems to be Solved by the Invention] The conventional SRAM memory cell described above has the following drawbacks when attempting to downsize the memory cell as the capacity increases. The smaller the memory cell, the smaller the area of all devices in terms of plane. For this reason,
The area of the information storage node also becomes smaller, and naturally the capacity required for this node becomes smaller. The factor that determines this capacitance is mainly the P-N junction capacitance of the N+ diffusion layer 7, and as this capacitance becomes smaller, the disadvantage is that information is more likely to be inverted due to soft errors caused by alpha rays. There is.
本発明はかかる問題点に鑑みてなされたものであって、
基板内部に形成されるＮ＋拡散層のＰ−Ｎ接合容量が高
く、情報蓄積ノード容量を十分に高くとることができて
、α線によるソフトエラー耐量が高い半導体メモリ装置
を提供することを目的とする。The present invention has been made in view of such problems, and includes:
The purpose of the present invention is to provide a semiconductor memory device that has a high PN junction capacitance of an N+ diffusion layer formed inside a substrate, can have a sufficiently high information storage node capacity, and has high soft error tolerance due to alpha rays. do.
［課題を解決するための手段］
本発明に係る半導体メモリ装置は、１対の多結晶シリコ
ンからなる、抵抗素子と、１対のＭＩ ５ＦＥＴで構成
されるフリップフロップと、そのノードからデータを入
出力するためのスイッチ用の１対のＭＩＳＦＥＴとで構
成されるメモリセルを有する半導体メモリ装置において
、前記スイッチ用の１対のＭＩＳＦＥＴが眉間絶縁膜上
のポリシリコン薄膜とゲート電極により構成され、前記
スイッチ用のＭＩＳＦＥＴの一方の接点はディジット線
に接続され、他方の接点は半導体基板内の不純物が注入
された拡散層に接続されていることを特徴とする。[Means for Solving the Problems] A semiconductor memory device according to the present invention includes a pair of resistance elements made of polycrystalline silicon, a flip-flop made up of a pair of MI 5FETs, and data input from the node thereof. In a semiconductor memory device having a memory cell constituted by a pair of switch MISFETs for output, the pair of switch MISFETs are constituted by a polysilicon thin film on a glabella insulating film and a gate electrode; One contact of the switch MISFET is connected to a digit line, and the other contact is connected to a diffusion layer into which impurities are implanted in a semiconductor substrate.
［作用］
本発明においては、メモリセルのトランスファゲートト
ランジスタを層間膜の上層にポリシリコン薄膜トランジ
スタとして構成し、ディジット線もコンタクト孔により
ポリシリコン薄膜上に接続する。これにより、眉間絶縁
膜の下層のＰウェル内に情報蓄積ノードのＮ＋拡散層を
十分拡げて形成することができる。従って、十分に大き
なＰ−Ｎ接合容量を有するＮ＋拡散層が形成され、α線
に対するソフトエラー耐量が向上する。[Operation] In the present invention, the transfer gate transistor of the memory cell is formed as a polysilicon thin film transistor in the upper layer of the interlayer film, and the digit line is also connected to the polysilicon thin film through a contact hole. Thereby, the N+ diffusion layer of the information storage node can be formed to be sufficiently expanded in the P-well below the glabella insulating film. Therefore, an N+ diffusion layer having a sufficiently large PN junction capacitance is formed, and soft error resistance against α rays is improved.
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。[Example] Next, an example of the present invention will be described with reference to the accompanying drawings.
第１図（ａ）乃至（ｄ）は本発明の実施例に係る半導体
メモリ装置の製造過程を示す断面図、第２図（ａ）乃至
（Ｃ）は同じくその製造過程を示す平面図であり、第１
図（ｂ）、（ｃ）、（ｄ）は夫々第２図（ａ）、（ｂ）
、（ｃ）のＢ−Ｂ線。FIGS. 1(a) to (d) are cross-sectional views showing the manufacturing process of a semiconductor memory device according to an embodiment of the present invention, and FIGS. 2(a) to (C) are plan views similarly showing the manufacturing process. , 1st
Figures (b), (c), and (d) are Figures 2 (a) and (b), respectively.
, (c) line B-B.
Ｃ−α線、Ｄ−Ｄ線による断面図である。It is a sectional view taken along the C-α line and the D-D line.
先ず、第１図（ａ）に示すように、Ｎ型半導体基板１１
にＰウェル１２をイオン注入により形成した後、素子分
離酸化膜１３．１４を選択的に酸化成長させる。このと
き素子分離酸化膜１４は隣接するメモリセルと素子分離
が最小限可能な幅で形成する。その後、ゲート酸化膜１
５を熱酸化により成長させた後、ドライバトランジスタ
Ｑｓ。First, as shown in FIG. 1(a), an N-type semiconductor substrate 11 is
After forming a P well 12 by ion implantation, element isolation oxide films 13 and 14 are selectively oxidized and grown. At this time, the element isolation oxide film 14 is formed to have a width that can minimize element isolation from adjacent memory cells. After that, gate oxide film 1
5 by thermal oxidation, the driver transistor Qs.
Ｑ４のゲートとなるポリシリコン又はポリサイドｆｌｉ
１６を形成する。Polysilicon or polycide fli which becomes the gate of Q4
form 16.
そして、第１図（ｂ）に示すように、このポリシリコン
又はポリサイド膜１６と素子分離酸化膜１３．１４をマ
スクとして、ヒ素をイオン注入することにより０、Ｎ＋
拡散層１７を形成する。その後、眉間膜１８を堆積し、
負荷抵抗とトランスファゲートトランジスタＱｌ、Ｑ２
のドレインをバルク内のＮ＋拡散層１７と接続するため
のコンタクト孔１８ａを開孔する。Then, as shown in FIG. 1(b), arsenic is ion-implanted using the polysilicon or polycide film 16 and the element isolation oxide film 13.14 as a mask.
A diffusion layer 17 is formed. After that, a glabellar membrane 18 is deposited,
Load resistance and transfer gate transistor Ql, Q2
A contact hole 18a is formed to connect the drain of the semiconductor to the N+ diffusion layer 17 in the bulk.
次いで、第１図（Ｃ）に示すように、コンタクト孔１８
ａの側面及び底面上と眉間膜１８上に約５００人乃至１
０００人の厚さのポリシリコン薄膜１９を成長させる。Next, as shown in FIG. 1(C), the contact hole 18 is
Approximately 500 to 1 on the sides and bottom of a and on the glabellar membrane 18
A polysilicon thin film 19 with a thickness of 1,000 nm is grown.
これにより、コンタクト３４が形成される。その後、ポ
リシリコン薄膜１９の表面を熱酸化させて、トランスフ
ァゲート用のゲート酸化膜２０を形成する。このポリシ
リコン薄膜１９は不純物の注入量がゼロの真性型のもの
又はアクセプタ型のボロン等の不純物を適量注入された
ものである。その後、トランスファゲートであり、ワー
ド線となるポリシリコン又はポリサイド膜２１を形成す
る。また、次工程で高抵抗部２９がイオン注入されない
ようにするため、窒化膜２２を形成する。As a result, contacts 34 are formed. Thereafter, the surface of the polysilicon thin film 19 is thermally oxidized to form a gate oxide film 20 for a transfer gate. This polysilicon thin film 19 is either an intrinsic type in which the amount of impurity implanted is zero, or it is one in which an appropriate amount of an acceptor type impurity such as boron is implanted. Thereafter, a polysilicon or polycide film 21 which is a transfer gate and becomes a word line is formed. Further, a nitride film 22 is formed to prevent ion implantation into the high resistance portion 29 in the next step.
次いで、第１図（ｄ）に示すように、ポリシリコン薄膜
１９に対して、ポリシリコン又はポリサイド膜２１及び
窒化膜２２をマスクにしてドナー型の不純物であるリン
又はヒ素イオン等を注入して、トランスファゲートトラ
ンジスタＱｌ、Ｑ２のソース・ドレイン２３．２４と、
ＶＣＣ電源を供給する低抵抗配線部２５を形成する。こ
れにより、ポリシリコン又はポリサイドｌ１１２１の近
傍に、トランスファゲートトランジスタＱｌ、Ｑ２のソ
ース・ドレイン２３．２４及びチャネル部２０が形成さ
れると共に、高抵抗負荷部２９ （Ｒｔ 、Ｒ２）及び
ＶＣＣ配線部２５も形成される。その後、第２層間膜２
６を堆積形成して、この第２層間膜２６にディジット線
とトランスファゲートトランジスタとを接続するコンタ
クト孔２７を開孔する。このコンタクト孔２７の上層に
金属配！１２８からなるディジット線を形成する。Next, as shown in FIG. 1(d), donor-type impurities such as phosphorus or arsenic ions are implanted into the polysilicon thin film 19 using the polysilicon or polycide film 21 and the nitride film 22 as masks. , sources and drains 23 and 24 of transfer gate transistors Ql and Q2,
A low resistance wiring section 25 for supplying VCC power is formed. As a result, the source/drain 23, 24 and channel portion 20 of the transfer gate transistors Ql, Q2 are formed in the vicinity of the polysilicon or polycide 1121, as well as the high resistance load portion 29 (Rt, R2) and the VCC wiring portion 25. is also formed. After that, the second interlayer film 2
A contact hole 27 is formed in the second interlayer film 26 to connect the digit line and the transfer gate transistor. Metal is arranged on the upper layer of this contact hole 27! 128 digit lines are formed.
このようにトランスファゲートトランジスタＱｌ、Ｑ２
をバルク内に設けるのではなく、薄膜ポリシリコントラ
ンジスタにすることにより、情報蓄積ノードのＮ＋拡散
層１７を十分に広く形成することができる。このため、
メモリセルを微細化しても情報蓄積ノード容量を十分大
きなままに保つことができ、従って、α線によるソフト
エラー耐量が十分に高い半導体メモリ装置が得られる。In this way, transfer gate transistors Ql, Q2
By using a thin film polysilicon transistor instead of providing it in the bulk, the N+ diffusion layer 17 of the information storage node can be formed sufficiently wide. For this reason,
Even if the memory cells are miniaturized, the information storage node capacity can be kept sufficiently large, and therefore a semiconductor memory device with sufficiently high tolerance to soft errors due to alpha rays can be obtained.
また、本実施例ではトランスファゲートのチャネル部３
０と高抵抗部２つとを同一層で形成しているので、工程
数を実質的に増加させることがない。In addition, in this embodiment, the channel portion 3 of the transfer gate
0 and the two high-resistance parts are formed in the same layer, so there is no substantial increase in the number of steps.
第３図は本発明の第２の実施例を示す縦断面図である。FIG. 3 is a longitudinal sectional view showing a second embodiment of the invention.
第３図において、第１図と同一物には同一符号を付しで
ある。この実施例が第１の実施例と異なる点は以下の如
くである。トランスファゲートであるワード線を形成し
た後、その上にゲート酸化膜３７を形成し、更に、ポリ
シリコン薄膜を成長させる。このポリシリコン薄膜は第
１の実施例と同様のものである。この上層にソース・ド
レイン２３．２４及び低抵抗配線部２５にのみドナー型
のイオンを注入するための窒化膜２２，２３を形成し、
この窒化膜２２．２３をマスクとしてイオン注入する。In FIG. 3, the same parts as in FIG. 1 are given the same reference numerals. This embodiment differs from the first embodiment in the following points. After forming a word line, which is a transfer gate, a gate oxide film 37 is formed thereon, and a polysilicon thin film is further grown. This polysilicon thin film is similar to that of the first embodiment. On this upper layer, nitride films 22 and 23 are formed for implanting donor type ions only into the source/drain 23 and 24 and the low resistance wiring part 25,
Ion implantation is performed using the nitride films 22 and 23 as a mask.
この実施例では、リード線のポリシリコン膜２１と同一
工程で高抵抗部２９の下層に、ゲート酸化膜３７を介し
てポリシリコン膜３１を形成している。このポリシリコ
ン膜３１は情報蓄積ノードに接続されている容量電極と
なる。これにより、情報蓄積ノードにはＮ十拡散層の容
量に加えてポリシリコン膜３１と高抵抗負荷部２９との
間に容量がつく。これにより、メモリセルを微細化して
もα線によるソフトエラーに対して強い半導体メモリ装
置が得られる。In this embodiment, a polysilicon film 31 is formed under the high resistance portion 29 via a gate oxide film 37 in the same process as the polysilicon film 21 of the lead wire. This polysilicon film 31 becomes a capacitor electrode connected to the information storage node. As a result, the information storage node has a capacitance between the polysilicon film 31 and the high resistance load section 29 in addition to the capacitance of the N+ diffusion layer. This makes it possible to obtain a semiconductor memory device that is resistant to soft errors caused by alpha rays even if the memory cells are miniaturized.
［発明の効果］
以上説明したように本発明は、トランスファゲートトラ
ンジスタをバルク内ではなくポリシリコンの薄膜トラン
ジスタとして眉間膜上に形成するから、情報蓄積ノード
のＰ−Ｎ接合面を拡げることができ、これにより極めて
大きなノード容量を得ることができる。このように、情
報蓄積ノード容量を高くとれるので、α線によるソフト
エラーに対する耐量が十分に高い半導体メモリ装置が得
られ、ＳＲＡＭメモリセルの大容量化に伴うメモリセル
の縮小化にとって本発明は極めて有益である。[Effects of the Invention] As explained above, in the present invention, since the transfer gate transistor is formed not in the bulk but as a polysilicon thin film transistor on the glabellar membrane, the PN junction surface of the information storage node can be expanded. This allows extremely large node capacity to be obtained. As described above, since the information storage node capacity can be increased, a semiconductor memory device with sufficiently high resistance to soft errors caused by alpha rays can be obtained, and the present invention is extremely useful for downsizing memory cells as the capacity of SRAM memory cells increases. Beneficial.
第１図（ａ）乃至（ｄ）は本発明の第１の実施例に係る
半導体メモリ装置の製造過程を示す断面図、第２図（ａ
）乃至（Ｃ）は同じくその平面図であって、第１図（ｂ
）、（ｃ）、（ｄ）は第２図（ａ）、（ｂ）、（ｃ）の
夫々Ｂ−Ｂ線、Ｃ−α線及びＤ−Ｄ線による断面図、第
３図は本発明の第２の実施例に係る半導体メモリ装置の
縦断面図、第４図はＳＲＡＭメモリセルの回路図、第５
図は従来のメモリセルの縦断面図である。
１．１１．Ｎ型半導体基板、２，１２；Ｐウェル、１３
．１４；素子分離用酸化膜、１５，２０゜３７；ゲート
酸化膜、１６；ドライバゲートトランジスタ用ポリシリ
コン又はポリサイド膜、１７；情報蓄積ノードＮ＋拡散
層、１８，２６；層間膜、１９；ポリシリコン薄膜、２
１；トランスファゲート用ポリシリコン又はポリサイド
膜、２２゜３２；窒化膜、２３，２４．トランスファゲ
ートトランジスタのソース・ドレイン、３０；チャネル
部、２９：高抵抗部（Ｒ１，Ｒ２）、２５；低抵抗Ｖｃ
ｃ配線部、３１；容量用ポリシリコン膜、Ｑｌ、Ｑ２
； トランスファゲートトランジスタ、Ｑｌ 、 Ｑ
４ ：ドライバゲートトランジスタ、ＶＣＣ；電源、Ｒ
，、Ｒ２，高抵抗（負荷）、Ｎ１．Ｎ２：情報蓄積ノー
ド、Ｄ、Ｄ、ディジット線、Ｗ；ワード線1(a) to 1(d) are cross-sectional views showing the manufacturing process of a semiconductor memory device according to a first embodiment of the present invention, and FIG. 2(a)
) to (C) are the same plan views, and FIG.
), (c), and (d) are sectional views taken along lines B-B, C-α, and D-D in FIGS. 2(a), (b), and (c), respectively, and FIG. 3 is a cross-sectional view of the present invention. FIG. 4 is a longitudinal cross-sectional view of a semiconductor memory device according to the second embodiment, FIG. 4 is a circuit diagram of an SRAM memory cell, and FIG.
The figure is a longitudinal cross-sectional view of a conventional memory cell. 1.11. N-type semiconductor substrate, 2, 12; P well, 13
．． 14; Oxide film for element isolation, 15, 20° 37; Gate oxide film, 16; Polysilicon or polycide film for driver gate transistor, 17; Information storage node N+ diffusion layer, 18, 26; Interlayer film, 19; Polysilicon thin film, 2
1; Polysilicon or polycide film for transfer gate, 22° 32; Nitride film, 23, 24. Source/drain of transfer gate transistor, 30; Channel portion, 29: High resistance portion (R1, R2), 25; Low resistance Vc
c wiring part, 31; polysilicon film for capacitance, Ql, Q2
; Transfer gate transistor, Ql, Q
4: Driver gate transistor, VCC; power supply, R
,, R2, high resistance (load), N1. N2: Information storage node, D, D, digit line, W: word line
Claims (1)
のＭＩＳＦＥＴで構成されるフリップフロップと、その
ノードからデータを入出力するためのスイッチ用の１対
のＭＩＳＦＥＴとで構成されるメモリセルを有する半導
体メモリ装置において、前記スイッチ用の１対のＭＩＳ
ＦＥＴが層間絶縁膜上のポリシリコン薄膜とゲート電極
により構成され、前記スイッチ用のＭＩＳＦＥＴの一方
の接点はディジット線に接続され、他方の接点は半導体
基板内の不純物が注入された拡散層に接続されているこ
とを特徴とする半導体メモリ装置。(1) Memory consisting of a pair of resistive elements made of polycrystalline silicon, a flip-flop consisting of a pair of MISFETs, and a pair of MISFETs for switching to input and output data from that node. In a semiconductor memory device having a cell, a pair of MIS for the switch
The FET is composed of a polysilicon thin film on an interlayer insulating film and a gate electrode, one contact of the switch MISFET is connected to a digit line, and the other contact is connected to a diffusion layer injected with impurities in a semiconductor substrate. A semiconductor memory device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191672A JPH0240951A (en) | 1988-07-31 | 1988-07-31 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191672A JPH0240951A (en) | 1988-07-31 | 1988-07-31 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0240951A true JPH0240951A (en) | 1990-02-09 |
Family
ID=16278540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63191672A Pending JPH0240951A (en) | 1988-07-31 | 1988-07-31 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0240951A (en) |
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1988
- 1988-07-31 JP JP63191672A patent/JPH0240951A/en active Pending
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