JPH0232421A - 表示・描画制御システム - Google Patents
表示・描画制御システムInfo
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- JPH0232421A JPH0232421A JP63183001A JP18300188A JPH0232421A JP H0232421 A JPH0232421 A JP H0232421A JP 63183001 A JP63183001 A JP 63183001A JP 18300188 A JP18300188 A JP 18300188A JP H0232421 A JPH0232421 A JP H0232421A
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 235000012976 tarts Nutrition 0.000 description 2
- 239000003086 colorant Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＣＲＴ等の表示装置に表示する内容をプリ
ンタにも出力する表示・描画制御システムに関するもの
である。
ンタにも出力する表示・描画制御システムに関するもの
である。
第５図は例えば特公昭６２−５０８７２号公報に示され
た従来の表示・描画制御システムを示すブロック図であ
シ、図において、１はＣＲＴ制御部１０、プリンタイン
タフェース回路４およびその他の周辺装置（図示せず）
を制御する中央処理部（ＣＰＵ）、２はＣＰＵ１のプロ
グラムおよびデータを格納するメモリ、３はＣＰＵバス
、４はプリンタ５Ａにデータを出力する時に、プリンー
タ５Ａとのインタフェース合せを行うプリンタインタフ
ェース（プリンタＩ／Ｆ ）回路、５Ａはプリンタ、１
０はＣＰＵ１の指示に従ってフレームメモリ１２および
プリントデータメモリ１３を制御するＣＲＴ制御部、１
１はＣＲＴ制御部１０のプログラムおよびデータを格納
する表示制御用メモリ、１２はＣＲＴ１５の表示内容を
保持するフレームメそり、１３はプリンタ５に出力する
内容を保持するプリントデータメモリ、１４はこのプリ
ントデータメモリ１３、フレームメモリ１２およびＣＲ
Ｔ制御部１０が接続されたＣＲＴパス、１５はフレーム
メモリ１２の内容を表示するＣＲＴである。ここで、Ｃ
ＲＴ１５は表示装置でｓｂ、ＣＲＴ制御部１０は表示装
置としてＣＲＴ１５を用いた場合の表示制御部、ＣＲＴ
バス１４は表示装置としてＣＲＴ１５を用いた場合の描
画用バスである。
た従来の表示・描画制御システムを示すブロック図であ
シ、図において、１はＣＲＴ制御部１０、プリンタイン
タフェース回路４およびその他の周辺装置（図示せず）
を制御する中央処理部（ＣＰＵ）、２はＣＰＵ１のプロ
グラムおよびデータを格納するメモリ、３はＣＰＵバス
、４はプリンタ５Ａにデータを出力する時に、プリンー
タ５Ａとのインタフェース合せを行うプリンタインタフ
ェース（プリンタＩ／Ｆ ）回路、５Ａはプリンタ、１
０はＣＰＵ１の指示に従ってフレームメモリ１２および
プリントデータメモリ１３を制御するＣＲＴ制御部、１
１はＣＲＴ制御部１０のプログラムおよびデータを格納
する表示制御用メモリ、１２はＣＲＴ１５の表示内容を
保持するフレームメそり、１３はプリンタ５に出力する
内容を保持するプリントデータメモリ、１４はこのプリ
ントデータメモリ１３、フレームメモリ１２およびＣＲ
Ｔ制御部１０が接続されたＣＲＴパス、１５はフレーム
メモリ１２の内容を表示するＣＲＴである。ここで、Ｃ
ＲＴ１５は表示装置でｓｂ、ＣＲＴ制御部１０は表示装
置としてＣＲＴ１５を用いた場合の表示制御部、ＣＲＴ
バス１４は表示装置としてＣＲＴ１５を用いた場合の描
画用バスである。
次に、動作について説明する。まず、ＣＰＵ１がＣＲＴ
制御部１０に描画用のコマンドを与えると、ＣＲＴ制御
部１０はこのコマンドに対応した図形のイメージデータ
を、ＣＲＴバス１４を経由させて、フレームメモリ１２
およびプリントデータメモリ１３に描画する。次に、プ
リントデータメモリ１３の内容をプリンタ５Ａに印字す
るために、 ＣＰＵ１はＣＲＴ制御部１０を経由してプ
リントデータメモリ１３のイメージデータを取シ出し、
プリンタエ、４１回路４に与える。プリンタエβ回路４
は、プリンタ５Ａに合りたインタフェースに従りて、プ
リンタ５ＡＫイメージデータを出力する。
制御部１０に描画用のコマンドを与えると、ＣＲＴ制御
部１０はこのコマンドに対応した図形のイメージデータ
を、ＣＲＴバス１４を経由させて、フレームメモリ１２
およびプリントデータメモリ１３に描画する。次に、プ
リントデータメモリ１３の内容をプリンタ５Ａに印字す
るために、 ＣＰＵ１はＣＲＴ制御部１０を経由してプ
リントデータメモリ１３のイメージデータを取シ出し、
プリンタエ、４１回路４に与える。プリンタエβ回路４
は、プリンタ５Ａに合りたインタフェースに従りて、プ
リンタ５ＡＫイメージデータを出力する。
この時、例えば１２８０ドツトＸｌ０５２４ドツト×８
プレーン（２５６色）の高解像度ＣＲＴを使用すると、
ＣＲＴバス１４、ＣＲＴ制御部１０１ＣＰＵノ（ス３お
よびプリンタＩ／Ｆ回路４を通るデータ量は１．３Ｍバ
イトを越えている。
プレーン（２５６色）の高解像度ＣＲＴを使用すると、
ＣＲＴバス１４、ＣＲＴ制御部１０１ＣＰＵノ（ス３お
よびプリンタＩ／Ｆ回路４を通るデータ量は１．３Ｍバ
イトを越えている。
従来の表示や描画制御システムは以上のように構成され
ているので、プリンタ５Ａにデータを転送する際に大量
のイメージデータがＣＲＴバス１４およびＣＰＵバス３
を通過するので、ＣＲＴ制御部１０およびＣＰＵ １に
対する負荷が大きくなシ、システム全体の効率が低下す
るな゛どの課題があった。
ているので、プリンタ５Ａにデータを転送する際に大量
のイメージデータがＣＲＴバス１４およびＣＰＵバス３
を通過するので、ＣＲＴ制御部１０およびＣＰＵ １に
対する負荷が大きくなシ、システム全体の効率が低下す
るな゛どの課題があった。
この発明は上記のような課題を解消するためになされた
もので、システム全体の効率がよシ向上することができ
る表示・描画制御システムを得ることを目的とする。
もので、システム全体の効率がよシ向上することができ
る表示・描画制御システムを得ることを目的とする。
この発明に係る表示−描画システムは、プリントデータ
メモリの内容を、描画用バスを通過させずに１直接、プ
リンタに出力するプリントデータインタフェース（プリ
ントデータＩ／Ｆ ）回路を設けたものである。
メモリの内容を、描画用バスを通過させずに１直接、プ
リンタに出力するプリントデータインタフェース（プリ
ントデータＩ／Ｆ ）回路を設けたものである。
この発明におけるプリントデータエア４゛回路は、プリ
ントデータメモリからプリンタにイメージデータを出力
する時に、このプリントデータメモリのデータ出力線を
描画用バスとは独立に引き出して、さらに、このデータ
出力線をプリンタに合りたインタフェースに変換して、
直接、プリンタにイメージデータを出力する。
ントデータメモリからプリンタにイメージデータを出力
する時に、このプリントデータメモリのデータ出力線を
描画用バスとは独立に引き出して、さらに、このデータ
出力線をプリンタに合りたインタフェースに変換して、
直接、プリンタにイメージデータを出力する。
以下、この発明の一実施例を図について説明する。第１
図において、１はＣＰＵ、 ２はメモリ、３はＣＰＵバ
ス、１０はＣＲＴ制御部、１１は表示制御用メモリ、１
２はフレームメモリ、１３はプリントデータメモリ、１
４はＣＲＴパス、１５はＣＲＴで、以上のものは従来の
ものと同一である。５はページプリンタ、６はＣＰＵ１
とページプリンタ５との間のコマンド、ステータスをＣ
ＰＵ１およびページプリンタ５に合うインタフェースに
変換するインタフェース（Ｉ／Ｆ）回路、Ｔはプリンタ
データメモリ１３の内容をページプリンタ５に合うイン
タフェースに変換して出力するプリントデータエア４゛
回路、８．９は表示・描画制御システムとページプリン
タ５の間の信号線である。
図において、１はＣＰＵ、 ２はメモリ、３はＣＰＵバ
ス、１０はＣＲＴ制御部、１１は表示制御用メモリ、１
２はフレームメモリ、１３はプリントデータメモリ、１
４はＣＲＴパス、１５はＣＲＴで、以上のものは従来の
ものと同一である。５はページプリンタ、６はＣＰＵ１
とページプリンタ５との間のコマンド、ステータスをＣ
ＰＵ１およびページプリンタ５に合うインタフェースに
変換するインタフェース（Ｉ／Ｆ）回路、Ｔはプリンタ
データメモリ１３の内容をページプリンタ５に合うイン
タフェースに変換して出力するプリントデータエア４゛
回路、８．９は表示・描画制御システムとページプリン
タ５の間の信号線である。
第２図は、工、４゛回路６およびプリントデータ１７２
回路Ｔの詳細な回路図でｉｊ５，５１はＤフリップ７０
ツブ（Ｆ／Ｆ）、５２．５３は２対１のマルチプレクサ
（ＭＰＸ） 、５４は１６対１のマルチプレクサ（ＭＰ
Ｘ’）、５５．６２．６４，６７．７１．７４はインバ
ータゲート、７０はセット・リセット７リツグ７０ツブ
（Ｆ／Ｆ）、５６はビデオ出力（ＶＤＯ）信号、６３は
水平同期入力（ＢＤ）（ｌｉｔ号、６５はドツトデータ
同期入力（ＤＳ）信号、６日は垂直同期出力（ＶＳ）信
号、６９は垂直同期要求入力（ＶＲ）信号、Ｔ２は印字
スタート出力（５ＴＡＲＴ ’）信号、Ｔ５はスタート
可入力（ＳＴＡＲＴ ＲＱ）信号、７７はコマンド・ス
テータス信号群、５７は演算器、５８はＹ軸カウンタ、
６０はＸ軸カウンタ、５９゜６１は定数発生器、６６は
タイミング発生器、７３は３ステートハツ７ア、７６は
コマンド・ステータスエア４゛部である。
回路Ｔの詳細な回路図でｉｊ５，５１はＤフリップ７０
ツブ（Ｆ／Ｆ）、５２．５３は２対１のマルチプレクサ
（ＭＰＸ） 、５４は１６対１のマルチプレクサ（ＭＰ
Ｘ’）、５５．６２．６４，６７．７１．７４はインバ
ータゲート、７０はセット・リセット７リツグ７０ツブ
（Ｆ／Ｆ）、５６はビデオ出力（ＶＤＯ）信号、６３は
水平同期入力（ＢＤ）（ｌｉｔ号、６５はドツトデータ
同期入力（ＤＳ）信号、６日は垂直同期出力（ＶＳ）信
号、６９は垂直同期要求入力（ＶＲ）信号、Ｔ２は印字
スタート出力（５ＴＡＲＴ ’）信号、Ｔ５はスタート
可入力（ＳＴＡＲＴ ＲＱ）信号、７７はコマンド・ス
テータス信号群、５７は演算器、５８はＹ軸カウンタ、
６０はＸ軸カウンタ、５９゜６１は定数発生器、６６は
タイミング発生器、７３は３ステートハツ７ア、７６は
コマンド・ステータスエア４゛部である。
次に動作について説明する。まず、 ＣＰＵ１はＦ／Ｆ
５１の出力をＯＫして、ＣＲＴパス１４とプリントデー
タメモリ１３とを接続するようにＭＰＸ５２．５３を切
シ換える。続いて、ＣＰＵ１はＣＲＴ制御部１０に描画
用コマンドを与えると、このコマンドに対応した図形の
イメージデータをＣＲＴバス１４を経由させて、フレー
ムメモリ１２およびプリントデータメモリ１３に描画す
る。ここで、フレームメモリ１２のみ、又はプリントデ
ータメモリ１３のみへの描画も可能である。プリントデ
ータメモリ１３の内容のページプリンタ５に対する出力
は、以下のように行われる。まず、ＣＰＵ１はコマンド
・ステータスエフ、□−＆ｐ、 ７６ヲ介シテヘージプ
リンタ５にコマンドを送）、ページプリンタ５からの５
ＴＡＲＴＲＱ信号Ｔ５をチエツクすることによシ、ペー
ジプリンタ５が印字可能であるかどうかチエツクする。
５１の出力をＯＫして、ＣＲＴパス１４とプリントデー
タメモリ１３とを接続するようにＭＰＸ５２．５３を切
シ換える。続いて、ＣＰＵ１はＣＲＴ制御部１０に描画
用コマンドを与えると、このコマンドに対応した図形の
イメージデータをＣＲＴバス１４を経由させて、フレー
ムメモリ１２およびプリントデータメモリ１３に描画す
る。ここで、フレームメモリ１２のみ、又はプリントデ
ータメモリ１３のみへの描画も可能である。プリントデ
ータメモリ１３の内容のページプリンタ５に対する出力
は、以下のように行われる。まず、ＣＰＵ１はコマンド
・ステータスエフ、□−＆ｐ、 ７６ヲ介シテヘージプ
リンタ５にコマンドを送）、ページプリンタ５からの５
ＴＡＲＴＲＱ信号Ｔ５をチエツクすることによシ、ペー
ジプリンタ５が印字可能であるかどうかチエツクする。
可能であるならば、ＣＰＵ１はＦ／Ｆ ５１の出力を１
にして、演算器５Ｔの出力とプリントデータメモリ１３
のアドレス線とを接続するようにＭＰＸ５２を切シ換え
、また、ＭＰＸ５４０入力とプリントデータメモリ１３
のデータ出力線とを接続するようにＭＰＸ５３を切シ換
える。
にして、演算器５Ｔの出力とプリントデータメモリ１３
のアドレス線とを接続するようにＭＰＸ５２を切シ換え
、また、ＭＰＸ５４０入力とプリントデータメモリ１３
のデータ出力線とを接続するようにＭＰＸ５３を切シ換
える。
次に、ＣＰＵ １はＦ／Ｆ７０の出力をＩＫＬ、て、ペ
ージプリンタ５に対する５ＴＡＲＴ信号Ｔ２をＯＮする
。５ＴＡＲＴ信号Ｔ２を受けたベージプ、リンタ５はＶ
Ｒ信号６９を出力してくるので、ＶＲ信号６９を入力と
するタイミング発生器６６はＢＤ信号６３に同期して、
ｖＳ信号６Ｂをページプリンタ５へ出力する。この■Ｓ
信号６８は、インバータゲート６Ｔの手前でＦ／Ｆ７０
の゛リセット端子およびＸ軸カウンタ６０のＬＤ端子に
入力されているので、Ｆ／Ｆ７０の出力は０になシ、５
ＴＡＲＴ信号は０ＦＦ（＝１）Ｋなる。同時にカウンタ
６０には定数発生器６１の出力Ｏがロードされる。以後
、ページプリンタ５からのＢＤ信号６３とＤＳ信号６５
に同期して、プリントデータメモリ１３からイメージデ
ータがＶＤＯ信号５６としてページプリンタ５に出力さ
れる。
ージプリンタ５に対する５ＴＡＲＴ信号Ｔ２をＯＮする
。５ＴＡＲＴ信号Ｔ２を受けたベージプ、リンタ５はＶ
Ｒ信号６９を出力してくるので、ＶＲ信号６９を入力と
するタイミング発生器６６はＢＤ信号６３に同期して、
ｖＳ信号６Ｂをページプリンタ５へ出力する。この■Ｓ
信号６８は、インバータゲート６Ｔの手前でＦ／Ｆ７０
の゛リセット端子およびＸ軸カウンタ６０のＬＤ端子に
入力されているので、Ｆ／Ｆ７０の出力は０になシ、５
ＴＡＲＴ信号は０ＦＦ（＝１）Ｋなる。同時にカウンタ
６０には定数発生器６１の出力Ｏがロードされる。以後
、ページプリンタ５からのＢＤ信号６３とＤＳ信号６５
に同期して、プリントデータメモリ１３からイメージデ
ータがＶＤＯ信号５６としてページプリンタ５に出力さ
れる。
以上に説明した動作をタイムチャートで表現すると第３
図のようになりている。ここで、各信号はローアクティ
ブで表現されている。
図のようになりている。ここで、各信号はローアクティ
ブで表現されている。
プリントデータメモリ１３からイメージデータが出力さ
れる際の動作を第４図を参照して、さらに詳しく説明す
る。第４図はページプリンタの印字領域を（ｘ、ｙ）座
標で示したものであるが、座標（０，Ｎ）から（０，Ｎ
−１）・・・（０，０）、ここでＢＤ信号６３によシＸ
軸カウンタはカウントアツプして（１、Ｎ）、（１、Ｎ
−１）、・・・（１，０）・・・（Ｍ 、Ｎ）、（Ｍ、
Ｎ−１）・・・（Ｍ、Ｏ）の順に印字されるとする。
れる際の動作を第４図を参照して、さらに詳しく説明す
る。第４図はページプリンタの印字領域を（ｘ、ｙ）座
標で示したものであるが、座標（０，Ｎ）から（０，Ｎ
−１）・・・（０，０）、ここでＢＤ信号６３によシＸ
軸カウンタはカウントアツプして（１、Ｎ）、（１、Ｎ
−１）、・・・（１，０）・・・（Ｍ 、Ｎ）、（Ｍ、
Ｎ−１）・・・（Ｍ、Ｏ）の順に印字されるとする。
ここで、Ｎを定数発生器５９の定数値、ｘｔ−ｘ軸カウ
ンタ６０のカウント値、ＹをＹ軸カウ／り５８のカウン
ト値として、演算器５Ｔは（Ｎ＊Ｘ＋Ｙ）の演算を行い
、この演算結果を、ＭＰＸ５２を経由してプリントデー
タメモリ１３のアドレス線に出力する。プリントデータ
メモリ１３はこのアドレス線上の値で指定されるアドレ
スのデータをＭＰＸ５３に出力する。ＭＰＸ５３はＭＰ
Ｘ５４の入力にこのデータを送るように切υ換えられて
いるので、結局、このデータはＭＰＸ５４に入力され、
ＭＰＸ５４で１６対ＩＫ変換され、シリアルデータとな
ってＶＤＯ信号となる。
ンタ６０のカウント値、ＹをＹ軸カウ／り５８のカウン
ト値として、演算器５Ｔは（Ｎ＊Ｘ＋Ｙ）の演算を行い
、この演算結果を、ＭＰＸ５２を経由してプリントデー
タメモリ１３のアドレス線に出力する。プリントデータ
メモリ１３はこのアドレス線上の値で指定されるアドレ
スのデータをＭＰＸ５３に出力する。ＭＰＸ５３はＭＰ
Ｘ５４の入力にこのデータを送るように切υ換えられて
いるので、結局、このデータはＭＰＸ５４に入力され、
ＭＰＸ５４で１６対ＩＫ変換され、シリアルデータとな
ってＶＤＯ信号となる。
なお、上記実施例ではプリンタとしてページプリンタ５
を対象として、プリントデータ１４回路はビデオニ、４
゛を扱うように構成して説明したが、プリントデータメ
モリ１３の内容を直接、プリンタに出力する構成であれ
ば、プリンタは他の形式のものでもよく、ま九ビデオニ
、４゛以外の他の形式のインタフェースでも同様の効果
を奏する。
を対象として、プリントデータ１４回路はビデオニ、４
゛を扱うように構成して説明したが、プリントデータメ
モリ１３の内容を直接、プリンタに出力する構成であれ
ば、プリンタは他の形式のものでもよく、ま九ビデオニ
、４゛以外の他の形式のインタフェースでも同様の効果
を奏する。
また上記実施例では表示装置としてＣＲＴ１５の場合を
示したが液晶表示装置、プラズア表示装置等の他の表示
装置でもよい。
示したが液晶表示装置、プラズア表示装置等の他の表示
装置でもよい。
以上のように、この発明によれば表示・描画制御システ
ムを、描画用バスを通さずに、プリントデータメモリの
内容を、直接、プリンタに出力するように構成したので
、表示制御部やＣＰＵに対する負荷を低減させることが
でき、システム全体の効率を向上させることができる表
示・描画制御システムが得られる効果がある。
ムを、描画用バスを通さずに、プリントデータメモリの
内容を、直接、プリンタに出力するように構成したので
、表示制御部やＣＰＵに対する負荷を低減させることが
でき、システム全体の効率を向上させることができる表
示・描画制御システムが得られる効果がある。
第１図はこの発明の一実施例による表示・描画制御シス
テムを示すブロック図、第２図は第１図の工、４゛回路
６およびプリントデータエ、々回路Ｔの詳細な回路図、
第３図は第２図における信号線８゜９上の信号のタイミ
ングを示すタイムチャート、第４図はページプリンタ５
の印字領域を示す座標図、第５図は従来の表示・描画制
御システムを示すブロック図である。 １はＣＰＵ、３はＣＰＵバス、４はプリンタＩ／Ｆゞ回
路、５はページプリンタ、６は工、４゛回路、７はプリ
ントデータエ、４゛回路、１０はＣＲＴ制御部（表示制
御部）、１２はフレームメモリ、１３はプリントデータ
メモリ、１４はＣＲＴパス（描画用バス）、１５はＣＲ
Ｔ （表示装置）。 なお、図中、同一符号は同一 又は相当部分を示す。
テムを示すブロック図、第２図は第１図の工、４゛回路
６およびプリントデータエ、々回路Ｔの詳細な回路図、
第３図は第２図における信号線８゜９上の信号のタイミ
ングを示すタイムチャート、第４図はページプリンタ５
の印字領域を示す座標図、第５図は従来の表示・描画制
御システムを示すブロック図である。 １はＣＰＵ、３はＣＰＵバス、４はプリンタＩ／Ｆゞ回
路、５はページプリンタ、６は工、４゛回路、７はプリ
ントデータエ、４゛回路、１０はＣＲＴ制御部（表示制
御部）、１２はフレームメモリ、１３はプリントデータ
メモリ、１４はＣＲＴパス（描画用バス）、１５はＣＲ
Ｔ （表示装置）。 なお、図中、同一符号は同一 又は相当部分を示す。
Claims (1)
- 表示装置の表示内容を保持するフレームメモリと、この
フレームメモリに対する描画制御および該フレームメモ
リの内容を前記表示装置へ転送させる表示制御を行う表
示制御部と、プリンタに出力する内容を保持するプリン
トデータメモリとが、描画用バスにより接続されている
表示・描画制御システムにおいて、前記プリントデータ
メモリの内容を、前記描画用バスを通過させずに、直接
、前記プリンタに出力するプリントデータインタフェー
ス回路を設けたことを特徴とする表示・描画制御システ
ム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63183001A JPH0232421A (ja) | 1988-07-22 | 1988-07-22 | 表示・描画制御システム |
| KR1019890003110A KR920006328B1 (ko) | 1988-03-25 | 1989-03-14 | 표시 및 묘화 제어 시스템 |
| US07/324,105 US5239626A (en) | 1988-03-25 | 1989-03-16 | Display and drawing control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63183001A JPH0232421A (ja) | 1988-07-22 | 1988-07-22 | 表示・描画制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0232421A true JPH0232421A (ja) | 1990-02-02 |
Family
ID=16128021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63183001A Pending JPH0232421A (ja) | 1988-03-25 | 1988-07-22 | 表示・描画制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0232421A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62242225A (ja) * | 1986-04-15 | 1987-10-22 | Hitachi Ltd | ハ−ドコピ−の制御装置 |
-
1988
- 1988-07-22 JP JP63183001A patent/JPH0232421A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62242225A (ja) * | 1986-04-15 | 1987-10-22 | Hitachi Ltd | ハ−ドコピ−の制御装置 |
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