JPH02288916A - ディジタルピーク・バレー検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル信号に含まれる値データのピーク値
（頂」二値）とバレー値（谷底値）とを夫々のアドレス
データと共に検知する電子回路、さらには半導体集積回
路に適用することができる同電子回路に関する。

〔従来の技術〕

ディジタル信号処理においては、ピーク値若しくはバレ
ー値、又はピーク値及びバレー値を求めることが望まし
い場合がしばしばある。そのための様々な電子回路が提
案されているが、従来の同電子回路には種々の問題点が
ある。

従来におけるそのような電子回路の大半は、ピーク値又
はバレー値のみを検出するようにされている。その−例
が米国特許筒４．３１１９６０号に開示されている。し
かしながらこの単純な電子回路は、検出したピーク値或
いはバ１ノー値のアドレスを格納することができない。

時によっては、アドレスは有用な情報要素になり、ピー
ク値又はバＩノー値と共に格納しなければならないこと
がある。

そのためにはピーク値やバレー値に対応するアドレスを
検知するための複雑な回路を新たに追加しなければなら
ない。

〔発明が解決しようとする課題〕

そこで、ピーク値又はバレー値のみを検出する前記単純
な電子回路とは別に、ピーク値とバレー値を共に検出で
きる電子回路も提案されている。

その−例は米国特許４００６４１３号に開示されている
。これに記載された同電子回路は、多数の離散回路や多
数の集積回路で構成しなければならず、１個の半導体集
積回路として構成することができないという問題点があ
る。また、同電子回路は、ピーク値とバレー値を検出す
ることはできても、双方のアドレスを検出することはで
きず、当該アドレスを検出するにはやはり複雑な追加回
路が必要とされる。

さらに上記電子回路とは別に、ピーク値と、そのピーク
値発生時点を検出する電子回路が米国特許第４６５４５
８８号に開示されている。この電子回路も個別的な回路
素子や集積回路を離散的に用いて構成しなければならず
、特別なカスタム集積回路が必要になり、構成が単純で
安価な満足のいく集積回路にすることができない。また
、同回路は、単なるピーク検出であり、バレー値検出機
能はなく、集積回路に常用される電圧よりも高い電圧で
使用される。

本発明は斯る事情に鑑みてなされたものであり、その目
的とするところは、ピーク値並びにバレー値のみならず
ピーク値のアドレスやバレー値のアドレスも検出するこ
とができる検出回路を提供することにある。

また、本発明の別の目的は構造が簡単であって大規模集
積回路技術などの集積回路技術で製造することができる
検出回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細
書の記述並びに添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、ディジタルピーク・バレー検出回路は、アド
レスデータと値データを含むディジタルデータを受け、
検出された値データのバレー値をバレー値データレジス
タに格納すると共に、そのバレー値のアドレスデータを
バレー値アドレスレジスタに格納し、また、検出された
値データのピーク値をピーク値データレジスタに格納す
ると共に、そのピーク値のアドレスデータをピーク値ア
ドレスレジスタに格納し、ピーク比較器が前記ピーク値
データレジスタの値と逐次供給されてくる値データとを
比較し、その逐次供給される値データの値が前記ピーク
値データレジスタの格納ピーク値を上回っていれば第１
イネーブル信号をアサートし、その第１イネーブル信号
のアサート状態に基づいて、第１手段がアドレスデータ
を前記ピーク値アドレスレジスタに、そして値データを
前記ピーク値データレジスタにラッチさせ、バレー比較
器が前記バレー値データレジスタの格納バレー値と逐次
供給されてくる値データとを比較し、その逐次供給され
てくる値データの値が前記バレー値データレジスタのバ
レー値を下回っていれば第２イネーブル信号をアサート
し、その第２イネーブル信号のアサート状態に基づいて
、第２手段がアドレスデータを前記バレー値アドレスレ
ジスタに、そして値データを前記バレー値データレジス
タにラッチさせるようにされて成る。

前記値データのバレー値やピーク値を格納する＝８ だめのレジスタとそのバレー値やピーク値のアドレスを
格納するためのレジスタとの記憶ビット数は相互に異な
る正の整数ビットにすることができる。

また、ピーク・バレー検出動作の可否を容易に選択可能
にするには第１及び第２手段に、第１イネーブル信号、
第２イネーブル信号と共に別の制御信号を受けてその出
力論理が決定されるアンドゲートのようなゲートを含め
るとよい。

また、そのディジタルピーク・バレー検出回路はその構
成要素の点から大規模集積回路技術などの集積回路技術
で製造することができる。

〔作　用〕 上記した手段よれば、例えばピーク値データレジスタに
最小値を、そしてバレー値データレジスタに最大値を初
期設定しておいて、アドレスデータと値データを含むデ
ィジタルデータが逐次供給されてくると、ピーク値デー
タレジスタの内容がそのディジタルデータに含まれる値
データのピーク値に逐次書き換えられ、これ１に呼応し
てピーク値アドレスレジスタの値もその格納ピーク値デ
ータに応するアトレースデータに更新される。同様に、
バレー値データレジスタの内容もそのディジタルデータ
に含まれる値データのバレー値に逐次書き換えられ、こ
れに呼応してバレー値アドレスレジスタの値もその格納
バレー値データに応するアトレースデータに更新さ九る
。これにより、ピーク値並びにバレー値のみならずピー
ク値のアドレスやバレー値のアドレスも検出可能にされ
る。

〔実　施　例〕

第１図には本発明の一実施例に係るディジタルピーク・
バレー検出回路がブロック図で示されている。同ディジ
タルピーク・バレー検出回路２の入力４はアドレスデー
タ６と値データ８を含むディジタル信号を受ける。この
ディジタル信号は実行器１０が発生する。ここで、前記
実行器１０は、コンピュータ、ディジタルデータセンサ
、アナログ信号をディジタル信号に変換するアナログ／
ディジタル変換器などの任意のディジタル実行器とする
ことができる。また、アドレスデータ６並びに値データ
８をデータメモリ１２に格納することができる。

前記アドレスデータ６は、ディジタルピーク・バレー検
出回路２の人力４からピーク値アドレスレジスタＪ４の
入力並びにバレー値アＩ−レスレジスタ１６の入力に送
られる。値データ８は、ディジタルピーク・バレー検出
回路２の人力４からピーク値データレジスタ１８の入力
並びにバレー値データレジスタ２０の入力に送られ、ま
た、ピーク比較器２２の人力及びバレー比較器２４の人
力に送られる。

また、ピーク値データレジスタ］８に格納されている値
を表す同ピーク値データレジスタ１８の出力は前記ピー
ク比較器２２の別の入力へ送られる。同様に、バレー値
データレジスタ２０に格納されている値を表す同バレー
値データレジスタ２０の出力はバレー比較器２４の別の
入力へ送られる。ピーク比較器２２の出力（論理０又は
論理１）はアントゲート２６の一方の入力へ送られ、そ
の他方の入力には外部で発生されるピーグイネーブル信
号（論理Ｏ又は論理１）が−ｑえら汎る。同様に、バレ
ー比較器２４の出力（論理０又は論理１）はアンドゲー
ト２８の一方の人力へ送られ、その他方の入力には外部
で発生されるバレーイネーブル信号（論理Ｏ又は論理１
）が与えられる。

前記の回路において、ピーク値アドレスレジスタ１４及
びバレー値アドレスレジスタ］６はＮピッｌ−レジスタ
であり（Ｎは単一ワー　ドの７１〜レスデータ６に含ま
れるビット数に等しいかそれ以１−の整数）、ピーク値
データレジスタ１−８ならびにバレー値データレジスタ
２０はＭピッＩ−レジスタである（Ｍは単一ワードの値
データ８に含まれるビット数に等しいかそれ以−Ｌの整
数）。さらに前記ＮとＭは等しくない。

動作原理としては、論理〕−のバレーイネーブル信号及
びピークイネーブル信号がアン１くゲー１〜２Ｇ、２８
に送られ、またピーク値データレジスタ１８が最小値に
リセッＩ・されると共に、バレー値データレジスタ２０
が最大値にリセッ１−され、これによりピーク・バレー
検出回路２は動作の準備完了状態になる。尚、前記レジ
スタ１８．２０に対するリセッ１へのやり方は特に制限
されず、特別なリセット信号を用いたり、或いは図示し
ないプリセット信号登用いて最小値や最大値をブリセラ
１−するようにしてもよい。その準備完了状態に続いて
アドレスデータ６と値データ８が実行器１０によ−）で
ディジタルピーク・バレー検出回路２の人力へ送られる
。ピーク値データ１ノジスタ１８が最小値にリセットさ
れ、バレー値データレジスタ２０が最大値にリセッＩ・
されているため、ピーク比較器２２が、値データ８の第
１値と、ピーク値データレジスタ１８に格納されている
最小値とを比較する。値データ８の第１値が最小値より
も人きけＡしばピーク比較器２２はイネーブル信号を論
理〕−にアサ−１へし、アン１−ゲーｌ−２６の一方の
入力に送り、これに応じてアントゲ−ト２Ｇが論理１の
信号を発生する。これにより、値データの第Ｆ値がピー
ク値データレジスタ１８にラッチされ１　、！−，％　
Ｌ、−、、アドレスデータの第１アト１ノスがビ／７値
ア１−レス１ノシスタ１．４にラッチされる。値デ−タ
８の第１値が最小値に等しいか又はそれよりも小さけれ
ばピーク比較器２２はイネーブル信号をアサートせず、
値デ・−夕８の第１値はピーク値データレジスタ１−８
にラッチされず、アドレスデータ６の第１アドレスもピ
ーク値アドレスレジスタ１４にラッチされない。同様に
ピーク比較器２２はピーク値データレジスタ」−８の出
力と、実行器１０から送られてくる後続の値データとを
比較し、後続データの値がピーク値データレジスタＪ８
に格納されている値よりも犬きＩＪればイネ−フル信号
をアントゲ−ｌ□　２６に向けてアザ−１へし、同イネ
ーブル信号と論理１のピ・−タイネーブル信号どの働き
によって該値がピーク値データレジスタ］８に、そして
該値のアドレスがピーク値アドレスＩノジスタ１４にラ
ッチされる１、値データ８の第１値（ｊ、ピーク値デー
タレジスタ１−８とピーク比較器２２へ送られるのと全
く同様に、バレー値データレジスタ２０及びバレー比較
器２４にも送られる。バ【ノー比較器２４に１むいて、
バレー値データ１ノジスタ２０（、；−格納されている
最大値と値データ８の第１値とが比較され、値データ８
の第１値が最大値よりも小さければバレー比較器２４が
イネーブル信号を論理」−にアサートし、該論理１出力
が論理１のバレーイネーブル信号と共にアンドゲート２
８へ送られる。それを受けてアントゲ−Ｉ・２８の出力
が論理１になり、該出力がバレー値アドレスレジスタ１
６とバレー値データレジスタ２０のラッチ制御端子へ送
られ、値データ８の第１値がバレー値データレジスタ２
０にラッチされると共に、アドレスデータ６の第１アド
レスがバレー値アドレスレジスタ１６にラッチ若しくは
ローディングされる。

同様に、値データ８の第１値が最大値に等しいか又はそ
れよりも大きければバレー比較器２４はイネーブル信号
をアサートせず、アントゲ−１〜２８の一方の入力が論
理０になって、該アンドゲート２８の出力が論理Ｏにな
る。したがって、値データ８の第１値はバレー値データ
レジスタ２０にラッチされず、アドレスデータ６の第１
アドレスもバレー値アドレスレジスタＪ６にラッチされ
なし）。

バレー比較器２４はバレー値データレジスタ２０の出力
と、実行器１０から送られてくる後続の値データ８とを
比較し、後続データの値がバレー値データレジスタ２０
に格納されている値よりも小さければイネーブル信号を
アンドゲート２６に向けてアサートし、同イネーブル信
号と論理１のバレーイネーブル信号が共にアントゲート
２８へ送られ、同アンドゲート２８から出力される論理
値１の制御信号により、該値がバレー値データレジスタ
２０に、そして該値のアドレスがバレー値アドレスレジ
スタ１６にラッチされる。

尚、データレジスタ１８．２０やアドレスレジスタ１４
．１６に格納された値データのピーク値並びにバレー値
そして夫々に対応されるアドレスデータをディジタルピ
ーク・バレー検出回路２の外部に出力する経路について
は特に図示されていないが、出力ゲートや出力制御信号
などを利用したりすることによってそれら情報を任意に
外部に採出すようにすることができる。

本実施例のディジタルピーク・バレー検出回路は、集積
回路技術、特に大規模集積回路技術を応用することによ
って簡単且つ安価に、高速ディジタル信号処理機能を備
えた１チツプのＬＳＩとして製造できることを、当業者
は容易に理解できるであろう。例えばそのようなディジ
タル信号処理が高速フーリエ変換演算処理であるなら、
信号振幅をデータ値で表し、信号周波数をアドレスデー
タで表わせばよい。また、そのディジタルピーク・バレ
ー検出回路によれば、ディジタル信号のピーク値とバレ
ー値のみならず、ピーク値とバレー値のアドレスも検知
でき、これ故にディジタルデータの処理速度ならびに処
理能力を従来に比べて向上させることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、本発明に係るディジタルピーク・バレー検出
回路は、ディジタル信号のピーク値とバレー値のみなら
ず、ピーク値とバレー値のアドレスも検知でき、これ故
に、値データとアドレスデータを含むディジタルデータ
の処理速度ならびに処理能力を向上させることができる
という効果がある。また、そのディジタルピーク・バレ
ー検出回路は、集積回路技術、特に大規模集積回路技術
を応用することによって簡単且つ安価に、高速ディジタ
ル信号処理機能などを備えた１チツプのＬＳＩに含めて
製造可能であるという効果がある。

【図面の簡単な説明】

第１図は本発明に係るディジタルピーク・バレー検出回
路の一実施例ブロック図である。 ２・・ディジタルピーク・バレー検出回路、６・・アド
レスデータ、８　・値データ、１０・・・実行器、１４
・・ピーク値アドレスレジスタ、１６・・バレー値アド
レスレジスタ、１８・ピーク値データレジスタ、２０・
・バレー値データレジスタ、２２・・ピーク比較器、２
４・・・バレー比較器、２６．２８アントゲート。

Claims (1)

1. 【特許請求の範囲】 １、ディジタルデータに含まれるアドレスデータと値デ
   ータを逐次並列的に受け得るディジタルピーク・バレー
   検出回路であって、 前記値データのバレー値を格納するバレー値データ記憶
   手段、及びそのバレー値のアドレスデータを格納するバ
   レー値アドレス記憶手段と、前記値データのピーク値を
   格納するピーク値データ記憶手段、及びそのピーク値の
   アドレスデータを格納するピーク値アドレス記憶手段と
   、逐次供給されてくる値データの値が前記ピーク値デー
   タ記憶手段に格納されているピーク値を上回っているこ
   とを検出したときに、その値データを前記ピーク値デー
   タ記憶手段に、そしてそのアドレスデータを前記ピーク
   値アドレス記憶手段に記憶させる手段と、 その逐次供給されてくる値データの値が前記バレー値デ
   ータ記憶手段に格納されているバレー値を下回っている
   ことを検出したときに、その値データを前記バレー値デ
   ータ記憶手段に、そしてそのアドレスデータを前記バレ
   ー値アドレス記憶手段に記憶させる手段と、 を含んで成るディジタルピーク・バレー検出回路。 ２、アドレスデータと値データを含むディジタルデータ
   を受け得るディジタルピーク・バレー検出回路であって
   、 前記値データのバレー値を格納するバレー値データレジ
   スタ、及びそのバレー値のアドレスデータを格納するバ
   レー値アドレスレジスタと、前記値データのピーク値を
   格納するピーク値データレジスタ、及びそのピーク値の
   アドレスデータを格納するピーク値アドレスレジスタと
   、前記ピーク値データレジスタに格納されているピーク
   値と逐次供給されてくる値データとを比較し、その逐次
   供給される値データの値が前記ピーク値データレジスタ
   に格納されているピーク値を上回っているときに第１イ
   ネーブル信号をアサートするピーク比較器と、 その第１イネーブル信号のアサート状態に基づいて、ア
   ドレスデータを前記ピーク値アドレスレジスタに、そし
   て値データを前記ピーク値データレジスタにラッチさせ
   る第１手段と、前記バレー値データレジスタに格納され
   ているバレー値と逐次供給されてくる値データとを比較
   し、その逐次供給されてくる値データの値が前記バレー
   値データレジスタに格納されているバレー値を下回って
   いるときに第２イネーブル信号をアサートするバレー比
   較器と、 その第２イネーブル信号のアサート状態に基づいて、ア
   ドレスデータを前記バレー値アドレスレジスタに、そし
   て値データを前記バレー値データレジスタにラッチさせ
   る第２手段と、を含んで成るディジタルピーク・バレー
   検出回路。 ３、前記バレー値アドレスレジスタ及びピーク値アドレ
   スレジスタは正の整数であるＮビットレジスタであり、
   前記バレー値データレジスタ及びピーク値データレジス
   タは正の整数であるＭビットレジスタである請求項２記
   載のディジタルピーク・バレー検出回路。 ４、前記第１手段は第１イネーブル信号を受けるアンド
   ゲートを含み、第２手段は前記第２イネーブル信号を受
   けるアンドゲートを含む請求項２又は３記載のディジタ
   ルピーク・バレー検出回路。 ５、半導体集積回路に含まれて成る請求項１乃至４の何
   れか１項記載のディジタルピーク・バレー検出回路。