JPH02256214A - チップインダクタおよびその製造方法 - Google Patents
チップインダクタおよびその製造方法Info
- Publication number
- JPH02256214A JPH02256214A JP14320188A JP14320188A JPH02256214A JP H02256214 A JPH02256214 A JP H02256214A JP 14320188 A JP14320188 A JP 14320188A JP 14320188 A JP14320188 A JP 14320188A JP H02256214 A JPH02256214 A JP H02256214A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- coil
- insulating layer
- electrically insulating
- conductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000004020 conductor Substances 0.000 claims abstract description 51
- 238000004804 winding Methods 0.000 claims abstract description 18
- 239000000696 magnetic material Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 10
- 229910000859 α-Fe Inorganic materials 0.000 claims description 10
- 238000004544 sputter deposition Methods 0.000 claims description 6
- 238000007639 printing Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 230000035699 permeability Effects 0.000 claims description 3
- 238000007740 vapor deposition Methods 0.000 claims description 3
- 239000011230 binding agent Substances 0.000 claims description 2
- 239000012777 electrically insulating material Substances 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims description 2
- 238000010276 construction Methods 0.000 abstract 1
- 238000010030 laminating Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 238000005520 cutting process Methods 0.000 description 3
- 238000005245 sintering Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910018605 Ni—Zn Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000003973 paint Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
Landscapes
- Coils Or Transformers For Communication (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、電子機器に用いられるチップインダクタ及び
その製造方法に関するものである。
その製造方法に関するものである。
第１３図に、従来のチップインダクタの断面図を示す。
２１は磁心、２２は樹脂製の巻枠、２３は断面円形導体
の巻線である。あらかじめ巻枠２２に巻線２３を施し、
磁心２１と組み合わせてインダクタを構成する。
の巻線である。あらかじめ巻枠２２に巻線２３を施し、
磁心２１と組み合わせてインダクタを構成する。
しかし、インダクタが小型になると巻線を施す巻枠面積
が小さくなると同時に巻枠厚みにより更に巻線のための
空間が減少するため、線径の細い銅線を使用しなければ
ならなかった。そのため巻線の抵抗が増加して回路に悪
影響を及ぼしたり、巻線が切断して信頼性を低下させる
という問題点があった。又、巻線端子処理はリードビン
端子にからげて行なっているため、作業工程が増え、製
造上の効率が低下し、又製造コストが高くなり、信頼性
も劣るという欠点があった。
が小さくなると同時に巻枠厚みにより更に巻線のための
空間が減少するため、線径の細い銅線を使用しなければ
ならなかった。そのため巻線の抵抗が増加して回路に悪
影響を及ぼしたり、巻線が切断して信頼性を低下させる
という問題点があった。又、巻線端子処理はリードビン
端子にからげて行なっているため、作業工程が増え、製
造上の効率が低下し、又製造コストが高くなり、信頼性
も劣るという欠点があった。
本発明は前記問題を除去し、インダクタの小型化、及び
製造方法の簡略化と共に、製造効率の向上をはかった安
価なしかも信頼性の高いチップインダクタ及びその製造
方法を提供することを目的とする。
製造方法の簡略化と共に、製造効率の向上をはかった安
価なしかも信頼性の高いチップインダクタ及びその製造
方法を提供することを目的とする。
本発明は、巻枠を除去し、磁心面に直接薄い電気絶縁層
（以下絶縁層と称す）を施し、その上に交互に導体層を
積層し、かつ導体層にはスパイラル状の切り溝を設けて
コイルを形成する様にした事を特徴とするチップインダ
クタ及びその製造方法である。
（以下絶縁層と称す）を施し、その上に交互に導体層を
積層し、かつ導体層にはスパイラル状の切り溝を設けて
コイルを形成する様にした事を特徴とするチップインダ
クタ及びその製造方法である。
即ち本発明は、
１、フェライト等の高透磁率特性を持つ焼結により作っ
た磁性材料で構成された円形又は角柱形の基体表面全面
に第１の電気絶縁層を基体全面に被覆し、第１の電気絶
縁層の上に基体の長さ方向に対し片端の一部を残し重畳
して被覆し、該導体層の基体端部導体層を第１の電極と
し、該電極部より導体層にスパイラル状の切り溝を設け
て第１の層のコイルを形成した第１の工程と、第１の層
のコイルの電極と反対側の端部導体層の一部を露出した
切り欠き構造にし、かつ第１の電極部を除いて第１の層
のコイルの上に第２の電気絶縁層を被覆した第２の工程
と、露出した第１の導体層の切り欠き部に於て導通し、
かつ片端の一部と第１の電極部を除いて第２の電気絶縁
層の上に第２の導体層を被覆し、第２の導体層には第１
の導体層のコイルと周回方向が一致するよう切り溝を設
けてコイルを形成した第３の工程と、第１ないし第３の
この工程を導体層数が奇数層で、かつ必要なインダクタ
ンスになる様工程を繰り返し、最後の導体層に第２の電
極を第１の電極に対し基体の反対側になるよう設け、か
つ最上層に電気絶縁層を被覆した構造としたことを特徴
とするチップインダクタ。
た磁性材料で構成された円形又は角柱形の基体表面全面
に第１の電気絶縁層を基体全面に被覆し、第１の電気絶
縁層の上に基体の長さ方向に対し片端の一部を残し重畳
して被覆し、該導体層の基体端部導体層を第１の電極と
し、該電極部より導体層にスパイラル状の切り溝を設け
て第１の層のコイルを形成した第１の工程と、第１の層
のコイルの電極と反対側の端部導体層の一部を露出した
切り欠き構造にし、かつ第１の電極部を除いて第１の層
のコイルの上に第２の電気絶縁層を被覆した第２の工程
と、露出した第１の導体層の切り欠き部に於て導通し、
かつ片端の一部と第１の電極部を除いて第２の電気絶縁
層の上に第２の導体層を被覆し、第２の導体層には第１
の導体層のコイルと周回方向が一致するよう切り溝を設
けてコイルを形成した第３の工程と、第１ないし第３の
この工程を導体層数が奇数層で、かつ必要なインダクタ
ンスになる様工程を繰り返し、最後の導体層に第２の電
極を第１の電極に対し基体の反対側になるよう設け、か
つ最上層に電気絶縁層を被覆した構造としたことを特徴
とするチップインダクタ。
２、最上層の電気絶縁層にフェライト等の電気絶縁性磁
性体を用いたことを特徴とする請求項１記載のチップイ
ンダクタ。
性体を用いたことを特徴とする請求項１記載のチップイ
ンダクタ。
３、フェライト磁性材料で構成された円形又は角柱形の
基体は、焼結された高透磁率特性を持つ材料であること
を特徴とする請求項１記載のチップインダクタ。
基体は、焼結された高透磁率特性を持つ材料であること
を特徴とする請求項１記載のチップインダクタ。
４、電気絶縁層及び導体層は、微粉末状の電気絶縁材料
又は電気の導体材料を各々適切なバインダと混合し、塗
布或いは印刷により設けるが、蒸着或いはスパッタリン
グの方法を用い形成した請求項１記載のチップインダク
タの製造方法。
又は電気の導体材料を各々適切なバインダと混合し、塗
布或いは印刷により設けるが、蒸着或いはスパッタリン
グの方法を用い形成した請求項１記載のチップインダク
タの製造方法。
５．電気絶縁層は各導体層の電気絶縁を図るため、下層
の導体層の端より長い範囲を塗布する請求項１記載のチ
ップインダクタの製造方法。
の導体層の端より長い範囲を塗布する請求項１記載のチ
ップインダクタの製造方法。
６、各電極部に更に導電材料を塗布する事により、電極
部と電気絶縁層及び導体層から成るコイル形成部との段
差のないチップインダクタとした請求項１記載のチップ
インダクタの製造方法。
部と電気絶縁層及び導体層から成るコイル形成部との段
差のないチップインダクタとした請求項１記載のチップ
インダクタの製造方法。
７、基体両端部の電極を各々複数とし、かつ請求項１記
載の工程を複数回繰り返す事により同一基体に複数のコ
イルを形成したことを特徴とするチップインダクタであ
る。
載の工程を複数回繰り返す事により同一基体に複数のコ
イルを形成したことを特徴とするチップインダクタであ
る。
第１図ないし第１２図に本発明の実施例を示す。
又、各図に於て（ａ）は外観斜視図を、（ｂ）は基体と
なる磁性体の長手方向に平行な断面図を各々示す。フェ
ライト等の磁性材料で構成された円柱形又は角柱形（但
し以下図及び説明は円柱形の場合を代表として示す）の
基体１の表面全面に、第２図の如く第１の絶縁Ｎ２を被
覆して設け、該絶縁層２の上に基体の片端の絶縁層の一
部を残し第３図に示すように第１の導体層３を設け、つ
いで第４図に示す如くレーザー等により、該第１の導体
層３にスパイラル状に切り溝４を設は第１の層のコイル
を形成する。次に第５図の如く、導体層の上に第１のコ
イルの電極面１６と、該第１のコイルの電極面１６と反
対の端部の切り欠き部５を残し、第２の絶縁層６を設け
る。更にその上に第６図の如く、基体両端面部を除き第
１のコイルの端部の切り欠き部５に接続する第２の導体
層７を設け、第７図の如く前記第１の導体層の形成する
コイルと同一周回方向となるように該導体層７に再びス
パイラル状に切り溝８を設は第２の層のコイルを形成す
る。
なる磁性体の長手方向に平行な断面図を各々示す。フェ
ライト等の磁性材料で構成された円柱形又は角柱形（但
し以下図及び説明は円柱形の場合を代表として示す）の
基体１の表面全面に、第２図の如く第１の絶縁Ｎ２を被
覆して設け、該絶縁層２の上に基体の片端の絶縁層の一
部を残し第３図に示すように第１の導体層３を設け、つ
いで第４図に示す如くレーザー等により、該第１の導体
層３にスパイラル状に切り溝４を設は第１の層のコイル
を形成する。次に第５図の如く、導体層の上に第１のコ
イルの電極面１６と、該第１のコイルの電極面１６と反
対の端部の切り欠き部５を残し、第２の絶縁層６を設け
る。更にその上に第６図の如く、基体両端面部を除き第
１のコイルの端部の切り欠き部５に接続する第２の導体
層７を設け、第７図の如く前記第１の導体層の形成する
コイルと同一周回方向となるように該導体層７に再びス
パイラル状に切り溝８を設は第２の層のコイルを形成す
る。
従って、第２図から第７図に示す手順による製造工程に
より第１の層のコイルと第２の層のコイルとは直列に接
続され、第７図（ｂ）に示すように、Ａが巻き始め、Ｂ
が巻き終わりとなる２層の円筒形コイルが形成される。
より第１の層のコイルと第２の層のコイルとは直列に接
続され、第７図（ｂ）に示すように、Ａが巻き始め、Ｂ
が巻き終わりとなる２層の円筒形コイルが形成される。
更に第８図の如く、第１の導体層３の端部と反対側の端
部の切り欠き部９、及び基体の両端面（底面）部を残し
第３の絶縁層１０を設ける。この絶縁層は各導体層の絶
縁をはかるため、下部の導体層の端より長い範囲を覆う
構造とする。更に第９図の如く、該切り欠き部９に接続
しかつ前記第１の導体Ｍ３が露出した端部を除く基体全
面に第３の導体層１１を設け、ついで第１０図の如く該
導体層１１に第４図、第７図に示す方向の溝と同じ方向
に同様にスパイラル状の切り溝１２を設け、第３層のコ
イルを形成する。更に第１１図の如く、該基体の長手方
向に垂直な両端面（底面）を除く全面に第４の絶縁層１
３を設け、その後第１２図の如く、該両端面に電極１４
を形成する。従って以」二の工程によって絶縁層を介し
て積層された第１層、第２層及び第３層のコイルは各々
が直列に接続され、基体の両端を電極とする単一のチッ
プインダクタを構成するものである。
部の切り欠き部９、及び基体の両端面（底面）部を残し
第３の絶縁層１０を設ける。この絶縁層は各導体層の絶
縁をはかるため、下部の導体層の端より長い範囲を覆う
構造とする。更に第９図の如く、該切り欠き部９に接続
しかつ前記第１の導体Ｍ３が露出した端部を除く基体全
面に第３の導体層１１を設け、ついで第１０図の如く該
導体層１１に第４図、第７図に示す方向の溝と同じ方向
に同様にスパイラル状の切り溝１２を設け、第３層のコ
イルを形成する。更に第１１図の如く、該基体の長手方
向に垂直な両端面（底面）を除く全面に第４の絶縁層１
３を設け、その後第１２図の如く、該両端面に電極１４
を形成する。従って以」二の工程によって絶縁層を介し
て積層された第１層、第２層及び第３層のコイルは各々
が直列に接続され、基体の両端を電極とする単一のチッ
プインダクタを構成するものである。
以上第２図ないし第１２図に示すコイル形成の手順は３
層のコイルを形成するための手順を示すものであり、第
２図ないし第１２図に示すコイル形成手順を繰り返すこ
とにより幾層にもコイルを形成することが出来、本発明
により、インダクタンスの値の異なるインダクタを如何
様にも構成出来る。
層のコイルを形成するための手順を示すものであり、第
２図ないし第１２図に示すコイル形成手順を繰り返すこ
とにより幾層にもコイルを形成することが出来、本発明
により、インダクタンスの値の異なるインダクタを如何
様にも構成出来る。
又、第１１図に示す外周に絶縁層を形成する工程に於て
、最上層に高い固有抵抗の特性を持つ材料でしかも軟磁
気特性を持つフェライト層、・例えばＮｉ−Ｚｎ系フェ
ライトを塗布、焼結、或いはスパッタリング等の技術を
用い基体とコイルを包み形成するか、又は導体上に絶縁
層を介しＭｎ−Ｚｎ系軟磁性フェライト、又は金属磁性
材料を塗布、焼結、或いはスパッタリングにより基体と
コイルを包み形成することにより高いインダクタンス値
を持つインダクタを形成出来る。
、最上層に高い固有抵抗の特性を持つ材料でしかも軟磁
気特性を持つフェライト層、・例えばＮｉ−Ｚｎ系フェ
ライトを塗布、焼結、或いはスパッタリング等の技術を
用い基体とコイルを包み形成するか、又は導体上に絶縁
層を介しＭｎ−Ｚｎ系軟磁性フェライト、又は金属磁性
材料を塗布、焼結、或いはスパッタリングにより基体と
コイルを包み形成することにより高いインダクタンス値
を持つインダクタを形成出来る。
尚、本発明のチップインダクタの製造に於て、絶縁層及
び導体層を形成する際、絶縁層としては微粉末の電気絶
縁材を熱硬化性樹脂に懸濁した絶縁材による塗布或いは
印刷の手法による絶縁層の形成、５ｉＯ７、或いはガラ
スのスパッタリングによる絶縁層の形成があり、導体層
の形成には導電ペイントの塗布、印刷、又は金属材のメ
ツキ、スパッタリング、蒸着等により形成する。
び導体層を形成する際、絶縁層としては微粉末の電気絶
縁材を熱硬化性樹脂に懸濁した絶縁材による塗布或いは
印刷の手法による絶縁層の形成、５ｉＯ７、或いはガラ
スのスパッタリングによる絶縁層の形成があり、導体層
の形成には導電ペイントの塗布、印刷、又は金属材のメ
ツキ、スパッタリング、蒸着等により形成する。
又、本実施例で明らかなように、導体層を奇数層設ける
事により基体の両側に電極を有するいわゆるメルフ構造
のチップインダクタが構成でき、電極部に更に導電材料
を塗布することにより、電極部と電気絶縁層、及び導体
層との間に段差をなくしプリント基板上へ実装しやすく
する。
事により基体の両側に電極を有するいわゆるメルフ構造
のチップインダクタが構成でき、電極部に更に導電材料
を塗布することにより、電極部と電気絶縁層、及び導体
層との間に段差をなくしプリント基板上へ実装しやすく
する。
以上述べたように本発明によるチップインダクタ、及び
その製造方法においてはレーザー等の微細加工により必
要とするインダクタンスの値に応じて、巻回数に相当す
る切り溝数を自在、かつ容易に制御できるため、特に高
周波用の超小型でかつ面実装型のインダクタを容易に構
成できる。
その製造方法においてはレーザー等の微細加工により必
要とするインダクタンスの値に応じて、巻回数に相当す
る切り溝数を自在、かつ容易に制御できるため、特に高
周波用の超小型でかつ面実装型のインダクタを容易に構
成できる。
又従来の巻線作業、及び端子処理作業等の作業工程が省
ける為、作業効率及び信頼性の向上が図れると共に、並
列的な自動化を適用した生産による大量生産が容易に可
能となり、その実用性は極めて大である。
ける為、作業効率及び信頼性の向上が図れると共に、並
列的な自動化を適用した生産による大量生産が容易に可
能となり、その実用性は極めて大である。
以下余白
第１図ないし第１２図は、本発明によるインダクタの製
造工程図で、全図に共通しくａ）は外観斜視図、（ｂ）
は基体の長さ方向に平行な正面の断面図を示す。 第１図は、基体の図。 第２図は、基体に第１の絶縁層を被覆した図。 第３図は、第１の絶縁層の上に第１の導体層を取り付け
た図。 第４図は、第１の導体層の上に切り溝を設はコイルを形
成した図。 第５図は、第１の導体コイルの上に切り欠き部と第１の
導体層の電極を除き第２の絶縁層を被覆した図。 第６図は、第２の導体層を設けた図。 第７図は、第２の導体層に切り溝を設はコイルを形成し
た図。 第８図は、第２の導体層の上に第１の導体層の電極、第
２の導体層の切り欠き部を除き第３の絶縁層を被覆した
図。 第９図は、第３の絶縁層の上に第３の導体層を片側端面
を含み形成した図。 第１０図は、第３の導体層に切り溝を設はコイルを形成
した図。 第１１図は、両端面の電極形成部を除き第４の絶縁層を
被覆した図。 第１２図は、両端面に電極を形成した図。 第１３図は、従来のインダクタの断面図である。 以下余白 １・・・基体（磁性体）。 ２．６．１０．１３・・・電気絶縁層。 ３．７．１１・・・導体層。 ４．８．１２・・・切り溝。 ５．９・・・切り欠き部。 １４・・・電極。 １５・・・片端の絶縁層。 １６・・・第１のコイルの電極面。 ２１・・・磁心。 ２２・・・巻枠。 ２３・・・巻線。
造工程図で、全図に共通しくａ）は外観斜視図、（ｂ）
は基体の長さ方向に平行な正面の断面図を示す。 第１図は、基体の図。 第２図は、基体に第１の絶縁層を被覆した図。 第３図は、第１の絶縁層の上に第１の導体層を取り付け
た図。 第４図は、第１の導体層の上に切り溝を設はコイルを形
成した図。 第５図は、第１の導体コイルの上に切り欠き部と第１の
導体層の電極を除き第２の絶縁層を被覆した図。 第６図は、第２の導体層を設けた図。 第７図は、第２の導体層に切り溝を設はコイルを形成し
た図。 第８図は、第２の導体層の上に第１の導体層の電極、第
２の導体層の切り欠き部を除き第３の絶縁層を被覆した
図。 第９図は、第３の絶縁層の上に第３の導体層を片側端面
を含み形成した図。 第１０図は、第３の導体層に切り溝を設はコイルを形成
した図。 第１１図は、両端面の電極形成部を除き第４の絶縁層を
被覆した図。 第１２図は、両端面に電極を形成した図。 第１３図は、従来のインダクタの断面図である。 以下余白 １・・・基体（磁性体）。 ２．６．１０．１３・・・電気絶縁層。 ３．７．１１・・・導体層。 ４．８．１２・・・切り溝。 ５．９・・・切り欠き部。 １４・・・電極。 １５・・・片端の絶縁層。 １６・・・第１のコイルの電極面。 ２１・・・磁心。 ２２・・・巻枠。 ２３・・・巻線。
Claims (7)
- １．フェライト等の磁性材料で構成した円形又は角柱形
の基体表面全面に第１の電気絶縁層を基体全面に被覆し
、第１の電気絶縁層の上に、基体の長さ方向の片端の一
部を残し重畳して被覆し、該導体層の基体端部導体層を
第１の電極とし、該電極部より導体層にスパイラル状の
切り溝を設けて第１の層のコイルを形成した第１の工程
と、第１の層のコイルの電極と反対側の端部導体層の一
部を露出した切り欠き構造にし、かつ第１の電極部を除
いて第１の層のコイルの上に第２の電気絶縁層を被覆し
た第２の工程と、露出した第１の導体層の切り欠き部に
於て導通しかつ片端の一部と第１の電極部を除いて第２
の電気絶縁層の上に第２の導体層を被覆し、第２の導体
層には第１の導体層のコイルと周回方向が一致するよう
切り溝を設けてコイルを形成した第３の工程と、第１な
いし第３の工程を導体層数が奇数層でかつ必要なインダ
クタンスになる様工程を繰り返し、最後の導体層に第２
の電極を第１の電極に対し基体の反対側になるよう設け
、かつ最上層に電気絶縁層を被覆した構造としたことを
特徴とするチップインダクタ。 - ２．最上層の電気絶縁層にフェライト等の電気絶縁性磁
性体を用いたことを特徴とする請求項１記載のチップイ
ンダクタ。 - ３．フェライト磁性材料で構成された円形又は角柱形の
基体は、焼結された高透磁率特性を持つ磁性材料である
ことを特徴とする請求項１記載のチップインダクタ。 - ４．電気絶縁層及び導体層は、微粉末状の電気絶縁材料
又は電気の導体材料を各々適切なバインダと混合し、塗
布或いは印刷により設けるか、蒸着又はスパッタリング
の方法を用い形成した請求項１記載のチップインダクタ
の製造方法。 - ５．電気絶縁層は各導体層の電気絶縁を図るため、下層
の導体層の端より長い範囲を塗布する請求項１記載のチ
ップインダクタの製造方法。 - ６．電極部に更に導電材料を塗布する事により、電極部
と電気絶縁層及び導体層から成るコイル形成部との段差
のないチップインダクタとした請求項１記載のチップイ
ンダクタの製造方法。 - ７．基体両端部の電極を各々複数とし、かつ請求項１記
載の工程を複数回繰り返す事により同一基体に複数のコ
イルを形成したことを特徴とするインダクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14320188A JPH02256214A (ja) | 1988-06-09 | 1988-06-09 | チップインダクタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14320188A JPH02256214A (ja) | 1988-06-09 | 1988-06-09 | チップインダクタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02256214A true JPH02256214A (ja) | 1990-10-17 |
Family
ID=15333228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14320188A Pending JPH02256214A (ja) | 1988-06-09 | 1988-06-09 | チップインダクタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02256214A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11233345A (ja) * | 1998-02-09 | 1999-08-27 | Matsushita Electric Ind Co Ltd | インダクタンス素子及び無線端末装置 |
| EP1089302A1 (en) * | 1999-09-30 | 2001-04-04 | Tokin Corporation | Substrate-mounted common mode choke coil and method of manufacture thereof |
| JP2001189216A (ja) * | 1999-12-28 | 2001-07-10 | Tokin Corp | コモンモードチョークコイル及びその製造方法 |
| US6525635B2 (en) * | 2000-03-10 | 2003-02-25 | Murata Manufacturing Co., Ltd. | Multilayer inductor |
| US6535094B2 (en) * | 2000-03-15 | 2003-03-18 | Murata Manufacturing Co., Ltd. | Multilayer inductor |
-
1988
- 1988-06-09 JP JP14320188A patent/JPH02256214A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11233345A (ja) * | 1998-02-09 | 1999-08-27 | Matsushita Electric Ind Co Ltd | インダクタンス素子及び無線端末装置 |
| EP1089302A1 (en) * | 1999-09-30 | 2001-04-04 | Tokin Corporation | Substrate-mounted common mode choke coil and method of manufacture thereof |
| JP2001189216A (ja) * | 1999-12-28 | 2001-07-10 | Tokin Corp | コモンモードチョークコイル及びその製造方法 |
| US6525635B2 (en) * | 2000-03-10 | 2003-02-25 | Murata Manufacturing Co., Ltd. | Multilayer inductor |
| US6535094B2 (en) * | 2000-03-15 | 2003-03-18 | Murata Manufacturing Co., Ltd. | Multilayer inductor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8378777B2 (en) | Magnetic electrical device | |
| US6525635B2 (en) | Multilayer inductor | |
| US6535094B2 (en) | Multilayer inductor | |
| JP2004128506A (ja) | 積層型コイル部品及びその製造方法 | |
| JP7169140B2 (ja) | コイル部品及び電子機器 | |
| JPH0564845B2 (ja) | ||
| JPH0855726A (ja) | 積層型電子部品及びその製造方法 | |
| JP2001313212A (ja) | 積層型コイル及びその製造方法 | |
| CN112289540B (zh) | 电感器 | |
| JPH11265823A (ja) | 積層型インダクタ及びその製造方法 | |
| JPH09129458A (ja) | コイル部品 | |
| JPH02256214A (ja) | チップインダクタおよびその製造方法 | |
| JPH01151211A (ja) | 積層応用部品の構造 | |
| JP2003217935A (ja) | 積層インダクタアレイ | |
| JPH04242911A (ja) | 電子部品の製造方法 | |
| KR101982931B1 (ko) | 적층형 전자 부품의 제조 방법 | |
| JP2004006760A (ja) | 電子部品 | |
| JPH07320936A (ja) | 積層形チップインダクタ | |
| JP3048593B2 (ja) | 混成集積回路部品 | |
| JP3208842B2 (ja) | Ｌｃ複合電子部品 | |
| JPS5928305A (ja) | インダクタンス素子とその製造方法 | |
| JPH02224212A (ja) | インダクタンス部品 | |
| JPS634687B2 (ja) | ||
| JP3109414B2 (ja) | チップアンテナの製造方法 | |
| JPH0969715A (ja) | チップアンテナ |