JPH02236764A

JPH02236764A - Ｄｍａ制御装置

Info

Publication number: JPH02236764A
Application number: JP5914189A
Authority: JP
Inventors: Shunsuke Fueki; 俊介笛木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-03-10
Filing date: 1989-03-10
Publication date: 1990-09-19
Anticipated expiration: 2012-12-08
Also published as: JP2688245B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕ＤＭＡ制御装置に関し、分散化されたシステムにおいて、その処理内容のタスク
が変化して必要なデータ量が変動しても該変動に対応で
き、データパスの使用効率を向上させることができるＤ
ＭＡ制御装置を提供することを目的とし、データをファーストイン、ファーストアウトで取り出す
ことができるＦＩＦＯと、該ＦＩＦＯに書き込まれるデ
ータの個数を数えるアップカウンタと、前記ＦＩＦＯか
ら読み出されるデータの個数を数えるダウンカウンタと
、前記両カウンタのカウント値に基づいて前記ＦＩＦＯ
内の未処理データの個数を計算する加算器と、該加算器
で計算された未処理データの個数をラッチする実効値レ
ジスタと、処理タスクに応じて外部からダイナミックに
書き込まれる該処理タスクに必要なデータの個数をラッ
チする基準値ラッチと、及び、前記実効値レジスタから
の未処理データの個数と前記基準値ラッチからの必要デ
ータの個数とを比較する比較器と、を含み、前記比較器
からの比較値に基づいて、前記ＦＩＦＯは、そのデータ
の書き込み及び読み出しが制御されるように構成する。

〔産業上の利用分野〕

本発明は、ＤＭＡ制御装置に関するものである。

マイクロプロセッサのバスシスムにおいては、ＭＰＵの
処理効率を向上させるために、ＤＭＡ転送方式が使用さ
れており、このＤＭＡ転送方式には、最大速度ＤＭＡ転
送方式及び限定速度ＤＭＡ転送方式がある。まず、最大
速度ＤＭＡ転送方式においては、大量のデータ転送が必
要な場合に有効であるが、データパスを長時間占有する
ので、システムの処理能力が低下する。これに対し、限
定速度ＤＭＡ転送方式においては、短時間ずつデータパ
スを占有するので、システムの処理能力の低下を防止で
きる。しかしながら、この限定速度ＤＭＡ転送方式にお
いては、転送可能なデータ量が一定であるので、次の処
理で必要なデータのグループサイズが変動した場合に、
この変動に対処することができない。そして、近年のコ
ンピュータシステムにおいては、分散処理が進み、ＭＰ
Ｕを複数個使用する場合が多く、該ＭＰＵでの各処理は
非同期に実行されるので、データのグループサイズが処
理に応じて変動した場合に、この変動に対処できるよう
なＤＭＡ制御装置が必要とされている。

〔従来の技術〕

第５図には、最大速度ＤＭＡ制御装置のプロ・ツク回路
が示され、第６図には、そのタイミングチャートが示さ
れている。

第５図において、符号１は、メモリブロ・ソクを示し、
該メモリブロック１は、ＤＭＡコントローラ２により制
御される。すなわち、メモリブロ・ツク１は、ＤＭＡコ
ントローラ２からの転送要求信号３を受けると、該ＤＭ
Ａコントローラ２に転送応答信号４を供給するとともに
、データ転送を開始し、また、メモリブロック１は、Ｄ
ＭＡコントローラ２からの転送停止信号５を受けると、
データ転送を停止する。前記ＤＭＡコントローラ２にお
いては、転送先頭アドレス設定レジスタ６からの信号に
より、転送すべきデータの先頭アドレスが設定され、ま
た、転送数設定レジスタ７からの信号により、転送すべ
きデータの数が設定されている。また、前記メモリブロ
ック１は、データバス８を介して、スレーブシステム９
との間で、データの転送を行う。

この最大速度ＤＭＡ転送方式について、第６図を参照し
ながら説明すると、時刻ｔ１において転送が開始し、時
刻ｔ２において転送が停止する。

そして、長い時間Ｔ１２においてデータの転送が行われ
るので、大量のデータを転送することができる。しかし
ながら、長時間に亘ってデータパスを占有することにな
るので、他の処理（他のシステムの処理）を行うことが
できず、このため、全体のシステムの処理能力が低下す
る。

そこで、次に述べた限定速度ＤＭＡ転送方式が使用され
る。

第７図には、限定速度ＤＭＡ制御装置のブロック回路が
示され、第８図には、そのタイミングチャートが示され
ている。

第７図において、データバス８の途中には、Ｆ　Ｉ　Ｆ
ＯＩＯが配置され、該ＦＩＦＯＩＯは、ＤＭＡコントロ
ーラ２にデータフル信号１１及びデータエンプティ信号
１２を供給し、また、スレーブシステム９にデータフル
信号１１及びデータエンブティ信号１２を供給する。

この限定速度ＤＭＡ転送方式について、第８図を参照し
ながら説明すると、時刻ｔ１において転送が開始し、時
刻ｔ２において転送が停止し、以下、同様にして、時刻
ｔ　　，ｔ５，ｔ７は転送開始時刻を示し、時刻１，１
，，１８は転送停止時刻を示す。そして、短い時間Ｔ１
。’　Ｔ３４’　Ｔ５Ｂ’Ｔ７８においてデータの転送
が行われる。この限定速度Ｄ　ＦｖＩ　Ａ転送方式にお
いては、時間Ｔ　　，Ｔ　　，ｌ２３４Ｔ　　，Ｔ　　は短いので、データパスを長時間にわ５
Ｂ７８たって占有することがなく、全体のシステムの処理能力
の低下を防止することができ、これは、特に分散処理の
場合に有効である。

〔発明が解決しようとする課題〕

上記限定速度ＤＭＡ転送方式においては、データを転送
する時間が一定であり、転送可能なデータ量が一定なの
で、事前に設定された量ずつしかデータを転送すること
ができない。このため、分散処理化されたシステムにお
いて、処理タスクの内容により負荷が変動する場合、す
なわちデータのグループサイズ（データの個数）が処理
タスクに応じて変動した場合には、全体のシステムの処
理能力が低下する。

本発明の目的は、分散化されたシステムにおいて、その
処理内容のタスクが変化して必要なデータ量が変動して
も該変動に対応でき、データパスの使用効率を向上させ
ることができるＤＭＡ制御装置を提供することにある。

〔課題を解決するための手段〕

本発明は、データをファーストイン、ファーストアウト
で取り出すことができるＦＩＦＯ（１０）と、該ＦＩＦ
Ｏ（１０）に書き込まれるデータの個数を数えるアップ
カウンタ（２０）と、前記ＦＩＦＯ（１０）から読み出
されるデータの個数を数えるダウンカウンタ（１９）と
、前記両カウンタ（１９．２０）のカウント値に基づい
て前記Ｆ　Ｉ　ＦＯ　（１０）内の未処理データの個数
を計算する加算器（２１）と、該加算器（２１）で計算
された未処理データの個数をラッチする実効値レジスタ
（２’４）と、処理タスクに応じて外部からダイナミッ
クに書き込まれる該処理タスクに必要なデータの個数を
ラッチする基準値ラッチ（２２）と、及び、前記実効値
レジスタ（２４）からの未処理データの個数と前記基準
値ラッチ（２２）からの必要データの個数とを比較する
比較器（２３）と、を含み、前記比較器（２３）からの
比較値に基づいて、前記Ｆ　Ｉ　ＦＯ　（１０）は、そ
のデータの書き込み及び読み出しが制御されるように構
成されていることを特徴とする。

（作用）本発明においては、ＦＩＦＯ（１０）に書き込まれるデ
ータの個数は、アップカウンタ（２０）で数えられ、Ｆ
ＩＦＯ（１０）から読み出されるデータの個数は、ダウ
ンカウンタ（１９）で数えられ、該両カウンタ（２０．
１９）のカウント値に基づき、加算器（２１）は、Ｆ　
Ｉ　ＦＯ　（１０）内の未処理データの個数を計算し、
該未処理データの個数は、実効値レジスタ（２４）にラ
ッチされる。一方、基準値ラッチ（２２）には、処理タ
スクに必要なデータの個数が処理タスクに応じて外部か
らダイナミックに書き込まれており、この必要データの
個数は、比較器（２３）において、前記未処理データの
個数と比較される。

そして、比較器（２３）からの比較に基づいて、ＦＩＦ
Ｏ（１０）は、そのデータの書き込み及び読み出しが制
御される。すなわち、未処理データの個数が必要データ
の個数より大きい場合には、ＦＩＦＯ（１０）は、その
書き込みが停止されるがその読み出しが実行され、逆に
未処理データの個数が必要データの個数より小さい場合
には、ＦＩＦＯ（１０）は、その書き込みが実行される
がその読み出しが停止される。

〔実施例〕

以下、図面に基づいて本発明の好適な実施例を説明する
。

第１図には、本発明の実施例によるＤＭＡ制御装置のブ
ロック回路が示され、第２図には、そのコントローラＣ
の構成が示されている。

第１図および第２図において、符号１０は、ＦＩＦＯを
示し、該ＦＩＦＯＩＯに書き込まれるデータの個数は、
アップカウンタ２０により数えられ、また、ＦＩＦＯＩ
Ｏから読み出されるデータの個数は、ダウンカウンタ１
９により数えられる。これらの両カウンタ２０．１９の
カウント値は、加算器２１に共給され、該加算器２１に
おいて、ＦＩＦＯＩＯ内の未処理データの個数が計算さ
れ、この未処理データの個数は、実効値レジスタ２４に
ラッチされる。一方、スレーブシステム９からデータバ
ス８を介して、基準値ラツチ２２には、処理タスクに応
じて該処理タスクに必要なデータの個数がダイナミック
に書き込まれる。この基準値ラッチ２２からの必要デー
タの個数ｂは、前記実効値レジスタ２４からの未処理デ
ータの個数ａとともに、比較器２３に共給されて比較さ
れ、該比較器２３からの比較値に基づいて、前記ＦＩＦ
ＯＩＯは、そのデータの書き込み及び読み込みが制御さ
れるようになっている。

なお、符号２５は、メモリアクセス周辺回路を示す。

以下、ＤＭＡ制御装置の作用を説明する。

データバス８を介してＦＩＦＯＩＯにデータが書き込ま
れることに、アップカウントパルス信号１５は、アップ
カウンタ２０に供給され、該アップカウンタ２０は、そ
のカウント値が１つずつ増加する。また、データバス８
を介してＰＩＦＯ１０からデータが読み出されるごとに
、ダウンカウントパルス信号１８は、ダウンカウンタ１
９に供給され、該ダウンカウンタ１９は、そのカウント
値が１つずつ減少する。なお、ＦＩＦＯＩＯでのデータ
の書き込みと読み出しとは、非同期である。以上のよう
にして、ＦＩＦ０１０にデータが書き込まれたりＦ［Ｆ
Ｏ１０からデータが読み出されると、アップカウンタ２
０及びダウンカウンタ１９のカウント値、すなわち、Ｆ
ＩＦＯＩＯの書き込みデータの個数及び読み込みデータ
の個数が変化する。

前記両カウンタ２０，１９のカウント値は、加算器２１
に供給されて、ＦＩＦＯＩＯ内の未処理データの個数が
計算され、この未処理データの個数は、実効値レジスタ
２９にラッチされる。この未処理データの個数ａは、基
準値ラッチ２２からの必要データの個数ｂとともに、比
較器２３に供給されて比較される。この比較結果に基づ
いて、ＦＩＦＯＩＯの書き込み及び読み出しが次のよう
に制御される。

采処理データの個数ａが必要データの個数ｂより大きい
場合（ａ＞ｂ）には、比較器２３は、ウェイト信号１３
をメモリアクセス周辺回路２５に供給する。これにより
、ＦＩＦＯＩＯでは、メモリブロック１からメモリアク
セス周辺回路２５を介してのデータの書き込みが停止さ
れるが、スレーブシステム９へのデータの読み出しが実
行される。

逆に、未処理データの個数ａが必要データの個数ｂより
大きくない場合（ａ≦ｂ）には、比較器２３は、ウェイ
ト信号１４をスレーブシステム９に供給するとともに、
素子２７．２８を介してデータ要求信号１７をメモリア
クセス周辺回路２５に洪給する。これにより、ＦＩＦ０
１０では、メモリブロック１からメモリアクセス周辺回
路２５を介してのデータの書き込みが実行されるが、ス
レーブシステム９へのデータの読み出しが停止される。

そして、前記基準値ラッチ２２に書き込まれる必要デー
タの個数は、スレーブシステム９で必要とされる処理タ
スクに応じてダイナミックに変更される。

従って、データの転送において、システムバス８を使用
する時間は、スレーブシステム９で必要とされる処理タ
スクに応じて変更されることがで？、データバス８の使
用効率を向上させることができる。

なお、前紀両カウンタ２０．１９は、ＰＩＦＯ１０の内
容量と同じ内容量で同一の数値まで数えることができる
。また、アップカウンタ２０が最大値に違しオーバフロ
ーしたとき及び／又はダウンカウンター９が最小値に達
しアンダフローしたとき、両カウンタ２０，１９は、ク
リアされ、特に、アップカウンタ２０は、クリア直後に
、クリア前の実効値レジスタ２４の値がロードされる。

なお、このための構成については後述する。

また、第３図には、上記ＤＭＡ制御装置のタイミングチ
ャートが示され、時刻１１において転送が開始し、時刻
ｔ２において転送が停止し、以下、同様にして、時刻１
，１５．１７は転送開始時刻を示し、時刻１，１６．１
８は転送停止時刻を示す。そして、転送の時間Ｔ１■’
　Ｔ８４’　”５８’Ｔ７Ｊｌは、スレーブシステム側
の処理タスクに応じてダイナミックに変更させられ、デ
ータパスの占有時間Ｔ　　　Ｔ　　　Ｔ，Ｔ　　がダイ
ナミックに１２’　　８４’　　５８　　　７ｇ　　，
変化している。

次に、第４図には、第２図のコントローラの詳細な構成
が示されている。

第４図において、ＦＩＦＯＩＯは、Ｉ　ＫＷＸ１６ｂ　
ｉ　ｔの容量を有しており、内容量がデーダて満たされ
ると、Ｆｕｌｌ　　Ｆｌａｇが“Ｌ”レベルになり、ま
た、内容量が空になると、Ｅｍｐｔｙ　　Ｆｌａｇがａ
　Ｌ　Ｉｌ＋　レベルになる。アップカウンタ２０、ダ
ウンカウンタ１９は、実施例ではＩＫＷとしているので
、１０ｂｉｔカウンタであり、また、そのデータ範囲は
、それぞれ０〜１０２４．０〜−１０２４である。基準
値ラッチ２２には、スレーブシステム９からデータバス
８を介して、処理タスクに必要なデータの個数が設定さ
れる。なお、実効値レジスタ２４は、１０ｂｉｔである
。

動作に限して、初期状態では、両カウンタ２０．１９は
′０”であるので、比較器２３では　ａ≦ｂ゜が選択さ
れる。このため、データ要求信号１７が“Ｈ”になり、
メモリアクセス周辺回路２５にデータの読み込みが指示
され、データがデータバス８を通ってＦＩＦＯＩＯに書
き込まれる。

このデータの書き込み時に、データ転送の信号からアッ
プカウントパルス信号１５がつくられ、これにより、ア
ップカウンタ２０は、そのカウント値が増加する。また
、比較器２３で“ａ≦ｂ゜であるので、ウェイト信号１
４がスレーブシステム９に供給され、ＦＩＦＯＩＯから
のデータの読み出しが停止される。

その後、アップカウンタ２０のカウント値が増加して、
比較器２３で’ａ＞ｂ”が選択されると、処理タスクに
必要なデータの個数がＦＩＦＯＩＯに存在していること
になる。このためウェイト信号１３は、メモリアクセス
周辺回路２５に倶給され、ＦＩＦＯＩＯでは、データの
書き込みが停止され、スレーブシステム９へのデータの
読み出しが実行される。このデータの読み出し時に、ダ
ウンカウンタ１９は、ダウンカウントパルス信号１８に
より、そのカウント値が減少する。

なお、両カウンタ２０，１９は、素子２９を介してロー
ド／クリア発生器２６に接続されている。

そして、両カウンタ２０，１９で桁があふれた場合、す
なわち、アップカウンタ２０でオーバフローが生じ及び
／又はダウンカウンタ１９でアンダフローが生じた場合
に、キャリー信号、ボロー信号により、ロード／クリア
発生器２６は、両カウンタ２０，１９をクリアし、クリ
ア後に、クリア前の実効値レジスタ２４の値がアップカ
ウンタ２０にロードされるようにする。

実験例本実施例によるＤＭＡ制御装置によれば、パイプライン
処理が進められる。そして、データ転送１００ｎｓ／Ｗ
ＯＲＤ，処理タスク１．ｕｓ　（１０ＷＯＲＤ）とすれ
ば、処理時間は、従来では２０４．８μｓであるが、実
施例では１０４．８μｓであり、約５０％の速度向上が
達成可能である。

応用例本実施例のＤＭＡ制御装置を用いたシステムとしては、
電子ビーム露光装置のデータ処理部がある。データとし
ては、５ワードないし１０ワードを基本的単位として、
処理が進められる。このとき、描画とデータ分解とを時
分割で行う場合には、本実施例のように基準値ラッチ２
２に対する設定量（処理タスク）をダイナミックに変化
させることにより、効率のよい処理が可能である。

〔発明の効果〕

以上説明したように、本発明によれば、基準値ラッチに
ラッチされる必要なデータの個数は、スレーブシステム
側の処理タスクに応じで設定されるので、処理タスクが
変化して必要なデータ量が変動しても該変動に対応でき
、データパスの使用効率を向上させることができる。す
なわち、最大速度ＤＭＡ転送方式においては、データパ
スを長時間にわたって専有し、また、限定速度ＤＭＡ転
送方式においては、一定周期でデータパスを明け渡すこ
とになり、実行中のスレーブシステム側の処理の最大必
要処理数に合わせた設計となり、柔軟性に欠けていたが
、これに対し、本発明においては、処理タスクに応じて
データパスの専有を管理できるので、柔軟性が向上して
いる。

【図面の簡単な説明】

第１図は、本発明の実施例によるＤＭＡ制御装置のブロ
ック回路図、第２図は、コントローラの構成説明図、第３図は、本発
明の実施例によるＤＭＡ制御装置のタイミングチャート
、第４図は、コントローラの詳細な構成説明図、第５図は
、最大速度ＤＭＡ制御装置のブロック回路図、第６図は、最大速度ＤＭＡ制御装置のタイミングチャー
ト、第７図は、限定速度ＤＭＡ制御装置のブロック回路図、
及び、第８図は、限定速度ＤＭＡ制御装置のタイミングチャー
トである。１・・・メモリブロック２・・・ＤＭＡコントローラ３・・・転送要求信号４・・・転送応答信号５・・・転送停止信号６・・・転送先頭アドレス設定レジスタ７・・・転送数
設定レジスタ８・・・データパス９・・・スレーブシステム１０・・・ＦＩＦＯ１１・・・データフル信号１２・・・データエンブティ信号１３・・・ウェイト信号１４・・・ウェイト信号１５・・・アップカウントパルス信号１６・・・リセット信号１７・・・データ要求信号１８・・・ダウンカウントパルス信号１９・・・ダウンカウンタ２０・・・アップカウンタ２１・・・加算器２２・・・基準値ラッチ２３・・・比較器２４・・・実効値レジスタ２５・・・メモリアクセス周辺回路２６・・・ロード／クリア発生器２７，２８．２９・・・素子

Claims

【特許請求の範囲】１、データをファーストイン、ファーストアウトで取り
出すことができるＦＩＦＯ（１０）と、該ＦＩＦＯ（１
０）に書き込まれるデータの個数を数えるアップカウン
タ（２０）と、前記ＦＩＦＯ（１０）から読み出されるデータの個数を
数えるダウンカウンタ（１９）と、前記両カウンタ（２
０、１９）のカウント値に基づいて前記ＦＩＦＯ（１０
）内の未処理データの個数を計算する加算器（２１）と
、該加算器（２１）で計算された未処理データの個数をラ
ッチする実効値レジスタ（２４）と、処理タスクに応じ
て外部からダイナミックに書き込まれる該処理タスクに
必要なデータの個数をラッチする基準値ラッチ（２２）
と、及び、前記実効値レジスタ（２４）からの未処理デ
ータの個数と前記基準値ラッチ（２２）からの必要デー
タの個数とを比較する比較器（２３）と、を含み、前記比較器（２３）からの比較値に基づいて、前記ＦＩ
ＦＯ（１０）は、そのデータの書き込み及び読み出しが
制御されるように構成されていることを特徴とするＤＭ
Ａ制御装置。２、請求項１記載のＤＭＡ制御装置において、前記アッ
プカウンタ（２０）及び／又はダウンカウンタ（１９）
がオーバフロー、アンダフローしたときに、該両カウン
タ（２０、１９）はクリアされ、アップカウンタ（２０
）には、クリア前の実効値レジスタ（２４）の値がロー
ドされるＤＭＡ制御装置。