JPH0222476B2 - - Google Patents

Info

Publication number
JPH0222476B2
JPH0222476B2 JP57189353A JP18935382A JPH0222476B2 JP H0222476 B2 JPH0222476 B2 JP H0222476B2 JP 57189353 A JP57189353 A JP 57189353A JP 18935382 A JP18935382 A JP 18935382A JP H0222476 B2 JPH0222476 B2 JP H0222476B2
Authority
JP
Japan
Prior art keywords
amplifier
terminal
capacitor
negative input
input terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP57189353A
Other languages
English (en)
Other versions
JPS5885998A (ja
Inventor
Eichi Ruukasu Chaaruzu
Eru Reeuin Ranii
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Raytheon Co
Original Assignee
Hughes Aircraft Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hughes Aircraft Co filed Critical Hughes Aircraft Co
Publication of JPS5885998A publication Critical patent/JPS5885998A/ja
Publication of JPH0222476B2 publication Critical patent/JPH0222476B2/ja
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C27/00Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02Sample-and-hold arrangements
    • G11C27/024Sample-and-hold arrangements using a capacitive memory element
    • G11C27/026Sample-and-hold arrangements using a capacitive memory element associated with an amplifier

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はサンプルアンドホールド回路に係り、
特にデジタル/アナログ変換器のような金属酸化
半導体(MOS)集積回路データ収集装置に用い
られるサンプルアンドホールド回路に関する。
〔従来技術とその問題点〕
デジタル/アナログ変換器のような高解像度金
属酸化半導体(MOS)集積回路データ収集装置
では、入力オフセツト電圧がμVの小さな範囲で、
利得の精度が0.01%より良いサンプルアンドホー
ルド回路が必要とされる。そのようなサンプルア
ンドホールド回路は差動増幅器で構成される。差
動増幅器は、その正負入力間に必然的にオフセツ
トが発生し、これにより出力にオフセツト電圧が
必ずあらわれる。この出力電圧は入力信号のない
時でも発生するので、極めて好ましくない。従
来、オフセツト出力電圧を最小するために、大容
量の補償用コンデンサをチツプに外付けして所要
の性能を得ている。
差動増幅器のオフセツト出力電圧を最小にする
方法の1つに、補償用コンデンサを差動増幅器の
出力とアース間に接続し、増幅器の初期オフセツ
ト出力電圧をコンデンサに記憶する。そして、補
償用コンデンサは増幅器の負入力と出力との間に
接続され、オフセツト出力電圧と同じ大きさで極
性が反対の電圧が負帰還として増幅器に供給され
る。その結果、増幅器のオフセツト出力電圧はほ
ぼ相殺される。この方法は、自動ゼロ調整と称さ
れる。
しかし、従来の自動ゼロ調整法では、増幅器の
負入力とアース間の寄生容量が、補償コンデンサ
を再接続する際に充電されるので、寄生容量と補
償用コンデンサの容量との和で寄生容量を割つた
値に比例して増幅器の出力の利得が不正確にな
る。したがつて、利得を0.01%の精度に保つため
には、補償用コンデンサの容量を1000pF程度に
しなければいけない。このオーダの容量は、集積
回路に組込むには大きすぎ、難点の一つになつて
いた。
他の自動ゼロ調整法では、前述したように、ま
ず補償用コンデンサにオフセツト電圧を記憶す
る。しかし、補償用コンデンサを増幅器の負の帰
還ループの要素として接続するのではなく、増幅
器の正の入力とアース間に接続する。そして、入
力信号が差動増幅器の負の入力に供給され、増幅
器は負の利得反転段として機能する。しかし、こ
の場合は、増幅器のオフセツト出力電圧が零にな
るとは限らず、増幅器の正入力部の寄生容量をこ
の寄生容量と補償用コンデンサの容量の和で割つ
た値に比例した量だけ減少するだけである。した
がつて、初めの方法において利得の精度を最高に
するためには、または後の方法においてオフセツ
ト出力電圧を最小にするためには、いずれの方法
においても非常に容量の大きな補償用コンデンサ
が必要とされる。
〔発明の目的〕
本発明の目的は、寄生容量による利得誤差を除
去でき、かつ寄生容量の大きさに無関係にオフセ
ツト出力電圧を精密にゼロ調節できるサンプリン
グアンドホールド回路を提供することである。
〔発明の構成〕
第1aおよび第1b図は、差動増幅器10のオ
フセツト出力電圧を最小にするための第1の従来
の自動ゼロ調節回路を示す。差動増幅器10は、
正負入力端子10a,10Bと出力端子10cを
有する。この差動増幅器10を精密サンプルアン
ドホールド回路に用いると問題が生じる。それ
は、正負入力端子10a,10bの増幅器10内
では、必ず電圧差が生じるので、入力端子10
a,10bに電圧が印加されない場合でも、出力
端子10cに必ずオフセツト電圧Vpが生じるこ
とである。従来の自動ゼロ調節では、増幅器10
cのオフセツト出力電圧Vputを最小にすることが
目的なので、理想的には入力端子10a,10b
に入力がない場合、出力端子10cのオフセツト
出力電圧Vputがゼロであることが望ましい。
第1aおよび第1b図に示した自動ゼロ調節回
路では、容量Cpの補償用コンデンサ12が出力端
10cに接続されている。また出力端10cは短
絡線14によつて負入力端子10bに直接に接続
されている。正入力端子10aは接地されてい
る。その結果、オフセツト電圧Vputは補償用コン
デンサ12間に記憶される。その後、第1b図に
示したように、出力端子10cと入力端子10b
間の短絡線を取除き、代わりに補償用コンデンサ
12を接続する。ただし、第1b図に示したよう
にコンデンサ12の極性は出力端10cに関して
逆になつている。すなわち、コンデンサ12の極
板12aは第1a図の出力端子10cに接続され
ているが、第1b図では、コンデンサ12の反対
の極板12bが出力端子10cに接続されてい
る。したがつて、上記コンデンサは、最初のオフ
セツト電圧Vputと反対極性で同じ大きさの電圧を
負帰還電圧を負の入力端子10bに供給する。し
たがつて、増幅器の出力端子10cの電圧は、第
1b図に示したステツプの後、理想的にはゼロに
なる。しかし、負入力端子10bとアース間にあ
る寄生容量が、第b図のステツプでコンデンサ1
2が接続されるとすぐ充電される。したがつて、
増幅器の正入力端子10aがアースから切離さ
れ、サンプリングされる入力電圧源18に接続さ
れると、利得誤差がCp/(Cp+Cp)のオーダで、
上記電圧源18の電圧Vioに比例した出力電圧
Vputが増幅器10から出力される。この誤差は、
コンデンサ12と16が分圧負帰還ループとして
働き、このループによつて差動増幅器10の利得
が上記した式に従つて決定されることによつて生
じる。利得誤差Cp/(Cp+Cp)は、極めて大き
な容量の補償用コンデンサCp(1000pF台の容量)
を用いることによつて最小にすることができる。
しかし、このようにすると、補償用コンデンサ1
2を増幅器10と同じ集積回路に組込むことが難
しくなるという欠点がある。
第2の自動ゼロ調節法では、利得誤差の除去
は、補償コンデンサ12を増幅器の正入力端子1
0aとアース間に再接続し、そして入力電圧源1
8を負入力端子10bに接続することによつて行
う。すなわち、第2の自動ゼロ調節法は第2aお
よび2b図に示した2つのステツプで行なわれ
る。第2a図に示した第1のステツプは、第1a
図に示したステツプと基本的には同一であり、出
力端子10cと負入力端子10bは短絡され、補
償用コンデンサ12は出力端子10cとアース間
に接続され、また正入力端子10aはアース接続
されている。それぞれが固定インピーダンスZf
Zioを有する分圧負帰還ループ20,22を用い
て増幅器10の利得を決定できる。第2b図に示
した第2のステツプで、補償用コンデンサ12を
正入力端子10aおよびアース間に極性を反対に
して再接続し、最初のオフセツト電圧Vputと反対
極性で同じ大きさの電圧が第2b図に示した正入
力端子10bに印加されるようにし、出力端子1
0cのオフセツト電圧を最小にする。この場合
は、インピーダンスZio,Zfを選択することによ
つて利得を設定できるので、利得誤差がなくな
る。しかし、正入力端子10aとアース間に寄生
容量16′があり、これが、第2b図において補
償用コンデンサ12が再接続されるとすぐに充電
される。その結果、第2b図での出力端子10c
に出力される新しいオフセツト電圧は、VpCp
(Cp+Cp)となる。したがつて、出力端子10c
のオフセツト電圧は、正確にはゼロにならない。
このオフセツト電圧は、極めて大きな容量Cp
(1000pF台の容量)を有する補償用コンデンサ1
2を用いた場合のみ最小にすることができる。こ
のように大きな容量のコンデンサは、差動増幅器
が形成されている集積回路基板上に大きな面積を
占めるという欠点がある。
本発明では、第3aおよび第3b図に示す新規
な自動ゼロ調節によつて上述した欠点を除去して
いる。第3a図は、本発明の自動ゼロ調節のサン
プリングのステツプを示している。このステツプ
では、入力電圧源18の電圧Vioがサンプルされ
る。第3a図に示されたサンプリングステツプ中
に、増幅器10のオフセツト電圧Vpは容量Cio
入力コンデンサ40と容量Cfの帰還コンデンサ4
2との間に記憶される。入力コンデンサ40は増
幅器の負入力端子10bと入力電圧源18との間
に接続されている。帰還コンデンサ42は増幅器
の出力端子10cとアース間に接続されている。
同時に、出力端子10cと負入力端子10bが短
絡線44によつて接続され、正入力端子10aは
接地されている。第3a図に示されたステツプ中
では、出力端子10cと入力端子10bが短絡線
44によつて短絡されているので、オフセツト電
圧Vpは両端子に出力されている。さらに、第3
a図のサンプリングのステツプでは、オフセツト
電圧Vpは帰還コンデンサ42間に記憶される。
次に、第3b図に示されたホールドステツプが
行なわれる。このステツプでは、帰環コンデンサ
42の極板42aは負入力端子10bに接続され
たままであるが、このコンデンサ42の反対の極
板42bはアースから切離された後、増幅器の出
力端子10cに再接続される。その結果、帰還コ
ンデンサ42は、出力端子10cから負の入力端
子への負帰還としてオフセツト電圧を供給する。
したがつて、この時の増幅器の出力端子10cの
電圧は正確にゼロになる。負入力端子10bに存
在する寄生容量16″は、ほとんど他に影響を与
えない。これは、第3a図のサンプリングのステ
ツプ中に入力端子10bに存在するオフセツト電
圧が第3b図のホールドステツプにおいても変化
せず、寄生容量16は充電も放電もしないためで
ある。寄生容量16が充電も放電もしないのは、
コンデンサの極板42aが負の入力端子10bか
ら切離れることがないからである。その結果、出
力端子10cのオフセツト電圧がゼロになる精度
は、実質上、寄生容量に影響されない。これは、
本発明の大きな利点の一つである。
そして、スイツチ50によつて、入力コンデン
サ40が入力電圧源18から切離されて、次に入
力コンデンサ40はアースに再接続される。入力
コンデンサ40の電圧は、スイツチ50が作動し
た時、入力電圧源18の電圧Vioによつて決まる
電圧−Vioによつて減少する。したがつて、増幅
器の出力端子10cの出力電圧VputはVio(Cio
Cf)となる。比Cio/Cfは増幅器の利得であり、
容量CioおよびCfで決まる。容量Cio,Cfは、分圧
負帰還ループとして作用し、これは当業者にとつ
て周知のことである。容量CioとCfとが同じ値に
設定された場合、スイツチ50が第3b図に実線
で示された位置に移動した時、電圧Vputは電圧
Vioにほぼ等しくなる。特に、増幅器の利得は容
量CioおよびCfを適切に選択することによつて、
正確に設定することができるので、第3aおよび
第3b図に示した本発明の自動ゼロ調節によつて
利得の誤差を効果的に最小にするか、あるいは除
去することができる。
〔発明の効果〕
したがつて、本発明は2つの利点を有する。す
なわち、寄生容量による利得誤差の除去と、寄生
容量Cpの大きさに関係ないオフセツト出力電圧
Vpの精密ゼロ調節の2つである。
〔発明の実施例〕
第4図は、本発明の一実施例の概略構成図であ
る。この回路は、半導体基体の上に形成された金
属酸化半導体回路からなり、第3aおよび第3b
図に示されたサンプリング・ステツプとホール
ド・ステツプを行うことができる。すなわち、ス
イツチ50は入力コンデンサ40を前に述べたよ
うに、入力電圧源18とアースとに交互に接続す
る。スイツチ52は増幅器の出力端子10cを増
幅器の負入力端子10bと負帰還コンデンサ42
の極板42bとに交互に接続する。スイツチ54
は、帰還コンデンサ極板をアースに接続する。第
3a図のサンプリングステツプでは、スイツチ5
0は、入力電圧源18と入力コンデンサ40との
間に接続され、スイツチ52は出力端子10cと
負入力端子10bとの間に接続される。閉じたス
イツチ54は帰還コンデンサ極板42bをアース
に接続する。第3b図のホールドステツプ中、ス
イツチ50,52,54全ての位置が、反転され
ると、スイツチ50は入力コンデンサ40をアー
スに接続し、スイツチ52は増幅器の出力端10
cを帰還コンデンサの極板に接続し、スイツチ5
4は帰還コンデンサの極板42bをアースから切
離すことになる。
本発明の他の特徴は、スイツチ56と容量
Cio′およびCf′のコンデンサ60,62とを有す
る点である。スイツチ56は、第3b図のホール
ド・ステツプで作動し、増幅器の正入力端子10
aをアースから切離し、コンデンサ60,62に
接続する。容量Cio′およびCf′は、それぞれ入力
および帰還コンデンサ40,42の容量Cioおよ
びCfに比例した値に選ばれる。コンデンサ60,
62が設けられる理由は、第3b図のホールドス
テツプで、スイツチ56および52を介して漏れ
る漏れ電流Iio-およびIio+を補償するためである。
一般的には、スイツチ52,56は各々、酸化金
属半導体電界効果トランジスタ(MOSFET)と
して形成される。このようなスイツチは、一般的
に接合漏れがあり、漏れ電流Iio-およびIio+が発生
する。これはこの分野ではよく知られている問題
である。
第4図に示した実施例では、増幅器の出力端子
10cはチヤンネル電荷補償スイツチ70に接続
されている。これについては、Lanny L.Lewyn
とCharlos H.Lucasによつて米国特許出願された
発明(出願番号は不明)で、名称が“独立一次プ
ロセスを用いたチヤンネル電荷補償スイツチ”に
開示されている。この発明は本発明の譲受け人に
譲渡されている。従来のスイツチの代りにチヤン
ネル電荷補償スイツチ70を用いると、第3b図
のホールド・ステツプで増幅器の出力端子10c
の電圧VputがスイツチングMOSFETのソース−
ドレイチヤンネルに蓄積された電荷によつて歪ま
ないようにすることができる。勿論、Lewynと
Lucasによる上記出願において開示されたチヤン
ネル電荷補償スイツチを、第4図に示した実施例
の各スイツチ50,52,54,56の代りに用
いることができる。
スイツチコンデンサ積分回路 第4図のスイツチ54を除き、上述したように
スイツチ50および52を動作させてもよい。た
だし、この場合、クロツク信号発生器80からの
周波数cのクロツク信号Φと同期して動作させ
る。この場合、第4図の回路は、スイツチコンデ
ンサ積分器すなわち目盛係数τ=Cf/(c・Cio
の一般的なフイルタ要素を形成する。このスイツ
チコンデンサ積分回路では、スイツチ50,52
はクロツク信号Φに同期して周波数cで作動す
る。第1の相(またはリセツト相)では、スイツ
チ50は入力電圧源18に接続され、スイツチ5
2は負入力端子10bに接続されている。第2の
相(または出力相)では、スイツチ50はアース
に接続され、スイツチ52は帰還コンデンサ極板
42bに接続される。増幅器の出力端子10cの
出力電圧Vputは、前記したように定義された係数
τを有する電圧源18の電圧Vioによつて表わさ
れる信号の時間積分に比例する。数式を用いて表
わすと、スイツチ50,52がクロツク信号Φと
同期して作動する場合、次式のようになる。
Vput=∫t pVioeit/〓dt ただし、τ=Cf/(cCio) 本発明のスイツチコンデンサ積分回路では、ダ
イナミツク・レンジを制限する主な原因(たとえ
ば1/f雑音)を、クロツク周波数cを増幅器1
0の1/f雑音ピーク周波数の近傍または以上に
設定した時、大幅に減らすことができる。“1/
f雑音”とは、周波数の逆数に比例した雑音の種
類を称する。増幅器10の出力電圧をリセツト相
で用いることができないが(すなわち、上述の公
式はリセツト相では成立たない)、サンプルアン
ドホールド装置(たとえば、本発明のサンプルア
ンドホールド回路)を増幅器の出力端子10cに
接続することは簡単である。このサンプルアンド
ホールド装置は、リセツト相でスイツチコンデン
サ積分回路の前回の電圧Vputを保持する。しか
し、応用例によつては、出力電圧Vputがリセツト
相中に必要とされないので、上記サンプルアンド
ホールド装置は必ずしも必要ではない。
要するに、本発明の自動ゼロ調節サンプルアン
ドホールド回路では、出力端子10cにサンプル
電圧Vputを記憶する。この電圧Vputは、電圧源が
サンプルされたその時点で増幅器の利得(Cio
Cf)と入力電圧源Vioとを掛けた値に正確に等し
い。出力端子10cの電圧Vputは入力電圧Vio
比例しており、その正確さは増幅器の入力端子1
0aおよび10bの寄生容量によつて実質的に影
響されないものであり、かつオフセツト電圧のゼ
ロ調節が同じ正確さで行なえる。
その他本発明の要旨を逸脱しない範囲で種々変
形実施できることは勿論である。
【図面の簡単な説明】
第1aおよび第1b図は、第1の従来の自動ゼ
ロ調節法を説明するための回路図、第2aおよび
2b図は、第2の従来の自動ゼロ調節法を説明す
るための回路図、第3aおよび第3b図は、本発
明の自動ゼロ調節法を説明するための回路図、第
4図は本発明の一実施例のサンプルアンドホール
ド回路の回路図である。 10…差動増幅器、18…入力電圧源、70…
チヤンネル電荷補償スイツチ、80…クロツク信
号発生器。

Claims (1)

  1. 【特許請求の範囲】 1 正および負の入力端子と出力端子とを有する
    差動増幅器と;サンプリングされる入力電圧源
    と;2つの極板を有し、一方の極板が前記増幅器
    の負入力端子に接続されている帰還用コンデンサ
    と;前記増幅器の出力端子を前記負入力端子に短
    絡した状態で、この帰還用コンデンサの他方の極
    板を共通基準電位に接続し、そして前記増幅器の
    出力端子を前記負入力端子から切離す一方で、前
    記コンデンサの他方の極板を前記基準電位から切
    離し、そしてこの極板を前記増幅器の出力端子に
    接続する手段と;前記帰還用コンデンサの他方の
    極板が前記基準電位に接続されている場合は、前
    記増幅器の負入力端子を前記入力電圧源に接続
    し、そして前記帰還用コンデンサの他方の極板が
    前記増幅器の出力端子に接続されている場合は、
    前記増幅器の負入力端子を前記入力電圧源から切
    離すためのスイツチからなる前記入力電圧源をサ
    ンプリングするための手段とから構成されたこと
    を特徴とするサンプルアンドホールド回路。 2 差動増幅器の正入力端子が前記基準電位に接
    続されたことを特徴とする特許請求の範囲第1項
    記載のサンプルアンドホールド回路。 3 入力電圧源をサンプリングする手段は、前記
    帰還用コンデンサの他方の極板が前記増幅器の出
    力端子に再接続されている場合、前記増幅器の負
    入力端子をアースに再接続することを特徴とする
    特許請求の範囲第1項記載のサンプルアンドホー
    ルド回路。 4 増幅器の負入力端子とサンプリングをする手
    段との間に接続された入力コンデンサをさらに有
    することを特徴とする特許請求の範囲第1項記載
    のサンプルアンドホールド回路。 5 接続する手段は、一方端が前記増幅器出力端
    子に接続され、他方端が前記帰還コンデンサの他
    方の極板と前記増幅器の負入力端子とに交互に接
    続できる第1のスイツチと;前記基準電位と前記
    帰還コンデンサの他方の極板との間に接続できる
    第2のスイツチとからなることを特徴とする特許
    請求の範囲第1項記載のサンプルアンドホールド
    回路。 6 接続する手段を介して洩れる接合電流を補償
    するための手段をさらに有することを特徴とする
    特許請求の範囲第1項記載のサンプルアンドホー
    ルド回路。 7 補償手段は、接合洩れ補償用コンデンサと;
    前記コンデンサの他方の極板が前記増幅器の出力
    端子に接続されている場合は、この補償用コンデ
    ンサを前記増幅器の入力端子に接続する手段とか
    らなることを特徴とする特許請求の範囲第6項記
    載のサンプルアンドホールド回路。 8 正および負の入力端子と出力端子とを有する
    差動増幅器と;入力電圧端子と;容量がCfで、第
    1および第2の端子を有し、第1の端子が前記増
    幅器の負入力端子に接続されている帰還コンデン
    サと;前記増幅器の出力端子を前記増幅器の負入
    力端子と前記帰還コンデンサの第2の端子とに交
    互に接続する第1のスイツチと;一方端が前記増
    幅器の負入力端子に接続され、他方端が前記入力
    電圧端子と共通基準電位とに交互に接続される第
    2のスイツチと;前記第1と第2のスイツチを交
    互に周波数cで動作させる手段とからなることを
    特徴とするスイツチコンデンサ積分回路。 9 容量Cioで、前記増幅器の負入力端子と前記
    第2のスイツチとの間に接続された入力コンデン
    サをさらに有することを特徴とする特許請求の範
    囲第8項記載のスイツチコンデンサ積分回路。 10 差動増幅器の出力端子の電圧Vputは、前記
    入力電圧端子の電圧Vioによつて、 次式: Vput=∫dtVioeit/2 ただし τ=(1/c)(Cf/Cio) で決定されることを特徴とする特許請求の範囲第
    9項記載のスイツチコンデンサ積分回路。 11 正および負の入力端子と出力端子とを有す
    る差動増幅器と、サンプリングされる入力電圧節
    点と、2端子を有する電圧保持手段とを有するサ
    ンプルアンドホールド回路の自動ゼロ調節法にお
    いて、 (a) 前記電圧保持手段の端子の一方を前記増幅器
    の入力端子に接続するステツプと; (b)(1) 前記電圧保持端子の他方を共通基準電位に
    接続するステツプと、 (2) 前記増幅器の出力端子を前記増幅器の負入
    力端子に接続するステツプと、 (3) 前記入力電圧節点を前記増幅器の負入力端
    子に接続するステツプと、 からなる第1の処理ステツプと; (c)(1) 前記増幅器の出力端子と負入力端子を切離
    すステツプと、 (2) 前記電圧保持端子の他方を前記共通基準電
    位から切離すステツプと、 (3) 前記電圧保持端子を前記増幅器の出力端子
    に接続するステツプと、 (4) 前記入力電圧節点を前記増幅器の負入力端
    子から切離すステツプと、 (5) 前記増幅器の負入力端子を前記共通基準電
    位に接続するステツプと、 からなる第2の処理ステツプとからなることを特
    徴とするサンプルアンドホールド回路の自動ゼロ
    調節法。 12 前記増幅器の正入力端子を共通基準電位に
    接続するステツプをさらに有することを特徴とす
    る特許請求の範囲第11項記載のサンプルアンド
    ホールド回路の自動ゼロ調節法。 13 サンプルアンドホールド回路は、2端子を
    有し、一方の端子が前記共通基準電位に接続され
    た第2の電圧保持手段をさらに有し、このサンプ
    ルアンドホールド回路の自動ゼロ調節法は、前記
    増幅器の負入力端子が出力端子に接続されている
    時、前記増幅器の正入力端子を前記共通基準電位
    に直接接続するステツプと、前記増幅器の負入力
    端子が出力端子から切離されている時は、前記増
    幅器の正入力端子を前記第2の電圧保持手段の他
    方の端子に接続するステツプとをさらに有するこ
    とを特徴とする特許請求の範囲第11項記載のサ
    ンプルアンドホールド回路の自動ゼロ調節法。 14 (b)(3)の接続するステツプは、前記入力電圧
    節点をコンデンサを介して前記増幅器の負入力端
    子に接続することを特徴とする特許請求の範囲第
    11項記載のサンプルアンドホールド回路の自動
    ゼロ調節法。
JP57189353A 1981-10-30 1982-10-29 サンプルアンドホ−ルド回路およびスイツチコンデンサ積分回路およびサンプルアンドホ−ルド回路の自動ゼロ調節方法 Granted JPS5885998A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/316,453 US4439693A (en) 1981-10-30 1981-10-30 Sample and hold circuit with improved offset compensation
US316453 1981-10-30

Publications (2)

Publication Number Publication Date
JPS5885998A JPS5885998A (ja) 1983-05-23
JPH0222476B2 true JPH0222476B2 (ja) 1990-05-18

Family

ID=23229113

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57189353A Granted JPS5885998A (ja) 1981-10-30 1982-10-29 サンプルアンドホ−ルド回路およびスイツチコンデンサ積分回路およびサンプルアンドホ−ルド回路の自動ゼロ調節方法

Country Status (4)

Country Link
US (1) US4439693A (ja)
EP (1) EP0078601B1 (ja)
JP (1) JPS5885998A (ja)
DE (1) DE3279140D1 (ja)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5979496A (ja) * 1982-10-29 1984-05-08 Nec Corp サンプルド・デ−タ回路
JPS6081685A (ja) * 1983-10-11 1985-05-09 Toshiba Corp オ−ト・ゼロ積分器
JPS60154399A (ja) * 1984-01-24 1985-08-14 Nippon Telegr & Teleph Corp <Ntt> サンプルホ−ルド回路
US4587443A (en) * 1984-08-27 1986-05-06 Signetics Corporation Auto-zero sample and hold circuit
US4642489A (en) * 1984-10-03 1987-02-10 National Semiconductor Corporation Sampled data amplitude linear phase detector
US4978872A (en) * 1984-12-17 1990-12-18 Hughes Aircraft Company Integrating capactively coupled transimpedance amplifier
US4786831A (en) * 1984-12-17 1988-11-22 Hughes Aircraft Company Integrating capacitively coupled transimpedance amplifier
US4565971A (en) * 1985-01-28 1986-01-21 Motorola, Inc. Parasitic insensitive auto-zeroed operational amplifier
CA1227247A (en) * 1985-02-05 1987-09-22 Thomas M. Dauphinee Liquid conductivity measuring circuit
NL8502071A (nl) * 1985-07-18 1987-02-16 Philips Nv Vermenigvuldigschakeling van het geschakelde capaciteiten type.
US4714843A (en) * 1985-08-30 1987-12-22 Thomson Components-Mostek Corporation Semiconductor chip power supply monitor circuit arrangement
AT386991B (de) * 1986-06-11 1988-11-10 Marek Jiri Kapazitiver naeherungsgeber fuer kraftfahrzeuge
US4691125A (en) * 1986-10-03 1987-09-01 Motorola, Inc. One hundred percent duty cycle sample-and-hold circuit
US4804863A (en) * 1986-11-12 1989-02-14 Crystal Semiconductor Corporation Method and circuitry for generating reference voltages
US4749953A (en) * 1986-12-24 1988-06-07 Zdzislaw Gulczynski Operational amplifier or comparator circuit with minimized offset voltage and drift
US4794333A (en) * 1987-02-04 1988-12-27 General Electric Company Continuous switched-capacitor dual slope watthour meter circuit with charge injection offset compensation
US4794247A (en) * 1987-09-18 1988-12-27 Santa Barbara Research Center Read-out amplifier for photovoltaic detector
US4948992A (en) * 1988-10-31 1990-08-14 International Business Machines Corporation Static method to negate offset voltages in CMOS operational amplifiers
JPH0334628A (ja) * 1989-06-30 1991-02-14 Yokogawa Electric Corp オーバーサンプリングa/d変換器
US5027003A (en) * 1989-12-29 1991-06-25 Texas Instruments Incorporated Read/write switching circuit
US5142284A (en) * 1990-04-25 1992-08-25 Tektronix, Inc. Sample and hold with intermediate reset voltage outside of the magnitude range of the input
US5111072A (en) * 1990-08-29 1992-05-05 Ncr Corporation Sample-and-hold switch with low on resistance and reduced charge injection
US5258664A (en) * 1991-07-05 1993-11-02 Silicon Systems, Inc. Operational amplifier with self contained sample and hold and auto zero
JP3359046B2 (ja) * 1991-11-29 2002-12-24 キヤノン株式会社 音声出力装置
NL9200327A (nl) * 1992-02-21 1993-09-16 Sierra Semiconductor Bv Offset-gecompenseerde bemonsterinrichting en werkwijze voor de bediening daarvan.
JPH0645875A (ja) * 1992-07-24 1994-02-18 Nec Corp スイッチトキャパシタ回路
GB9218987D0 (en) * 1992-09-08 1992-10-21 Fujitsu Ltd Voltage storage circuits
US5479130A (en) * 1994-02-15 1995-12-26 Analog Devices, Inc. Auto-zero switched-capacitor integrator
WO1995030279A1 (en) * 1994-04-29 1995-11-09 Analog Devices, Inc. Charge redistribution analog-to-digital converter with system calibration
US5600275A (en) * 1994-04-29 1997-02-04 Analog Devices, Inc. Low-voltage CMOS comparator with offset cancellation
US5600322A (en) * 1994-04-29 1997-02-04 Analog Devices, Inc. Low-voltage CMOS analog-to-digital converter
US5617093A (en) * 1994-09-30 1997-04-01 Imp, Inc. Switched capacitor analog circuits with low input capacitance
US5668551A (en) * 1995-01-18 1997-09-16 Analog Devices, Inc. Power-up calibration of charge redistribution analog-to-digital converter
US5621409A (en) * 1995-02-15 1997-04-15 Analog Devices, Inc. Analog-to-digital conversion with multiple charge balance conversions
JP3208299B2 (ja) * 1995-02-20 2001-09-10 シャープ株式会社 アクティブマトリクス方式液晶駆動回路
GB2298329B (en) * 1995-02-21 2000-02-16 Plessey Semiconductors Ltd Voltage offset compensation circuit
KR100226594B1 (ko) * 1995-09-18 1999-10-15 니시무로 타이죠 전자회로 및 이를 이용한 필터장치
US6351283B1 (en) * 1995-10-03 2002-02-26 Omnivision Technologies, Inc. Charge amplifier for MOS imaging array
US5724095A (en) * 1995-10-03 1998-03-03 Omnivision Technologies Inc. Charge amplifier for MOS imaging array and method of making same
DE19653192C2 (de) * 1996-12-19 1999-01-07 Sgs Thomson Microelectronics Monolithisch integrierte Signalverarbeitungsschaltung
GB9706943D0 (en) 1997-04-04 1997-05-21 Sharp Kk Active matrix device circuits
DE10010457A1 (de) * 2000-03-03 2001-09-20 Infineon Technologies Ag Integrierter Speicher mit Speicherzellen mit magnetoresistivem Speichereffekt
JP4336066B2 (ja) * 2001-07-11 2009-09-30 株式会社豊田中央研究所 静電容量型センサ装置
US7052180B2 (en) * 2002-01-04 2006-05-30 Kelvin Shih LED junction temperature tester
US7282991B2 (en) * 2004-07-12 2007-10-16 Broadcom Corporation On-chip amplifier/line driver compensation circuit
US7002506B1 (en) * 2004-12-23 2006-02-21 Texas Instruments Incorporated Providing pipe line ADC with acceptable bit error and power efficiency combination
US7136000B1 (en) * 2005-06-17 2006-11-14 National Semiconductor Corporation Selective offset adjustment of a track and hold circuit
US8305131B2 (en) 2006-03-21 2012-11-06 Maxim Integrated, Inc. Passive offset and overshoot cancellation for sampled-data circuits
JP2009545188A (ja) * 2006-03-21 2009-12-17 ケンブリッジ アナログ テクノロジー,エルエルシー サンプルデータ回路のオフセット取り消し
US8558852B2 (en) * 2006-11-30 2013-10-15 Seiko Epson Corporation Source driver, electro-optical device, and electronic instrument
CN101986559A (zh) * 2009-07-29 2011-03-16 比亚迪股份有限公司 一种模拟信号处理电路
KR102071296B1 (ko) * 2013-09-30 2020-03-02 주식회사 실리콘웍스 디스플레이 패널의 소스 드라이버
TWI527456B (zh) * 2013-11-27 2016-03-21 Univ Nat Chi Nan Array read device, dual function read device and detection circuit
US10804860B2 (en) 2018-04-02 2020-10-13 Novatek Microelectronics Corp. Gain amplifier for reducing inter-channel error

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3050673A (en) * 1960-10-14 1962-08-21 Ibm Voltage holding circuit
US3667055A (en) * 1969-06-03 1972-05-30 Iwatsu Electric Co Ltd Integrating network using at least one d-c amplifier
US4163947A (en) * 1977-09-23 1979-08-07 Analogic Corporation Current and voltage autozeroing integrator
US4151429A (en) * 1977-10-03 1979-04-24 Northern Telecom Limited Differential charge sensing circuit for MOS devices
US4306196A (en) * 1980-01-14 1981-12-15 Bell Telephone Laboratories, Incorporated Operational amplifier with offset compensation
US4365204A (en) * 1980-09-08 1982-12-21 American Microsystems, Inc. Offset compensation for switched capacitor integrators
US4404525A (en) * 1981-03-03 1983-09-13 American Microsystems, Inc. Switched capacitor gain stage with offset and switch feedthrough cancellation scheme
US4393351A (en) * 1981-07-27 1983-07-12 American Microsystems, Inc. Offset compensation for switched capacitor integrators

Also Published As

Publication number Publication date
US4439693A (en) 1984-03-27
EP0078601A3 (en) 1985-04-17
JPS5885998A (ja) 1983-05-23
DE3279140D1 (en) 1988-11-24
EP0078601B1 (en) 1988-10-19
EP0078601A2 (en) 1983-05-11

Similar Documents

Publication Publication Date Title
JPH0222476B2 (ja)
US6087897A (en) Offset and non-linearity compensated amplifier and method
US3870968A (en) Electrometer voltage follower having MOSFET input stage
JP2804764B2 (ja) 動作モードの間で切換え可能な増幅器装置
GB2068189A (en) Amplifiers
EP0308008A2 (en) A method of and a circuit arrangement for processing sampled analogue electrical signals
JPH0846488A (ja) 切換コンデンサ回路およびそれを用いた切換コンデンサ・フィルター
EP0322963A1 (en) Switched-capacitor network
US4633101A (en) Semiconductor sample and hold switching circuit
US4647865A (en) Parasitic insensitive switched capacitor input structure for a fully differential operational amplifier
JPH04298176A (ja) 固体撮像装置
EP0652635A1 (en) A differential gain stage for use in standard bipolar ECL processes
US20220206100A1 (en) Pseudo-resistance calibration circuit based on switched capacitor
US4723112A (en) Level shift circuit for differential signals
JPS6365172B2 (ja)
US4749953A (en) Operational amplifier or comparator circuit with minimized offset voltage and drift
TWI789249B (zh) 靴帶式開關
JPH02146194A (ja) サンプルホールド回路
JPH0660688A (ja) サンプル・ホールド回路
JPS59131216A (ja) 高域通過フイルタ
JPS58121831A (ja) 集積回路装置
JPH06301800A (ja) スイッチトキャパシタ積分器
JPH0465988B2 (ja)
RU2000551C1 (ru) Емкостной уровнемер
JPH02152098A (ja) サンプルホールド回路