JPH02224413A - 2-1 selector circuit - Google Patents

2-1 selector circuit

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Publication number
JPH02224413A
JPH02224413A JP4568189A JP4568189A JPH02224413A JP H02224413 A JPH02224413 A JP H02224413A JP 4568189 A JP4568189 A JP 4568189A JP 4568189 A JP4568189 A JP 4568189A JP H02224413 A JPH02224413 A JP H02224413A
Authority
JP
Japan
Prior art keywords
signal
gate
circuit
input
selection signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4568189A
Other languages
Japanese (ja)
Inventor
Isao Nozaki
野崎 功
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH02224413A publication Critical patent/JPH02224413A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To make an input signal and an output signal coincide with each other even at the time of the switching of a selected signal by releasing the gate of an unselected signal at first before the selected signal is switched at the time of the switching of the selected signal, and controlling the gate for gating an unselected input signal after the switching of the selected signal. CONSTITUTION:A gate control circuit 11 controls gate circuits 12a, 12b so as to gate an input signal A or B according to the state of the selected signal S, and makes the ungated signal of the signal A or B into the signal Y by an OR element 13. For instance, when the signal S is in a 'low' state, the gate control circuit 11 controls the gate circuit 12b to gate the signal B, and makes the signal A into the signal Y through the gate circuit 12a and the OR circuit 13. when the signal S changes from the 'low' state to a 'high' state, it releases the gating of the signal B by the gate circuit 12b. Then, it transmits the signal B to the OR circuit 13 through the gate circuit 12b, and makes the signal Y the signal A or B.

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、1つの選択信号により、2つの入力信号から
所望の1つの入力信号を選択し、出力する2−1セレク
タ回路に関し、特に、選択信号切替時においても入力信
号と出力信号を一致させるようにした2−1セレクタ回
路に関する。
Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a 2-1 selector circuit that selects and outputs one desired input signal from two input signals using one selection signal, and in particular, The present invention relates to a 2-1 selector circuit that matches an input signal and an output signal even when switching selection signals.

[従来の技術] 従来、1つの選択信号により、2つの入力信号から所望
の1つの入力信号を選択し、出力する回路を2−1セレ
クタ回路と言うが、この種の2−1セレクタ回路は、選
択信号により、2つの入力信号のうち選択されない入力
信号をゲートする。
[Prior Art] Conventionally, a circuit that selects and outputs one desired input signal from two input signals using one selection signal is called a 2-1 selector circuit. , the selection signal gates the input signal that is not selected among the two input signals.

そして、選択信号切替時には、2つの入力信号に対して
、それぞれゲートとゲート解除を同時に行なっていた。
When switching the selection signal, gates and gates are simultaneously applied to the two input signals.

[発明が解決しようとする課題] 上述した従来の2−1セレクタ回路は、選択信号切替時
において2つの入力信号に対するゲートとゲート解除を
同時に行なっているため、回路におけるN延のバラツキ
により2つの入力信号を同時にゲートする状態が発生す
る。そして、このときに、入力信号と出力信号が不一致
となり、回路全体として誤信号を発生する結果となる欠
点がある。
[Problems to be Solved by the Invention] The conventional 2-1 selector circuit described above simultaneously gates and releases the gates for two input signals when switching the selection signal. A situation occurs where the input signals are gated simultaneously. At this time, there is a drawback that the input signal and the output signal do not match, resulting in the generation of an erroneous signal in the entire circuit.

[課題を解決するための手段] 本発明の目的は、上述した従来技術の課題を解決し、選
択信号の切替時においても入力信号と出力信号とを一致
させることができる2−1セレクタ回路を提供すること
である。
[Means for Solving the Problems] An object of the present invention is to solve the problems of the prior art described above, and to provide a 2-1 selector circuit that can match the input signal and the output signal even when switching the selection signal. It is to provide.

本発明は、上記目的を達成したもので、1つの選択信号
により、2つの入力信号から所望の1つの入力信号を選
択し、出力する2−1セレクタ回路において、選択信号
により、2つの入力信号のうち選択されない入力信号を
ゲートするためのゲート制御を行ない、選択信号切替時
に、初めに、選択信号切替前に選択されていない入力信
号のゲートを解除し、それから選択信号切替後に選択さ
れない入力信号をゲートするためのゲート制御を行なう
ゲート制御回路と、ゲート制御回路からのゲート制御に
より入力信号をゲートするための2つのゲート回路と、
そして、2つの入力信号のうちゲート回路でゲートされ
ていない入力信号を選択信号により選択された信号とす
るためのOR回路とを備え、それにより、選択信号切替
時においても入力信号と出力信号とを一致させるように
したことを特徴とする。
The present invention has achieved the above object, and provides a 2-1 selector circuit that selects and outputs a desired one input signal from two input signals using one selection signal. Gate control is performed to gate the input signals that are not selected, and when switching the selection signal, first, the gates of the input signals that are not selected before switching the selection signal are released, and then the gates of the input signals that are not selected after switching the selection signal are gated. a gate control circuit that performs gate control to gate the input signal; and two gate circuits that gate the input signal by gate control from the gate control circuit.
It also includes an OR circuit for making the input signal that is not gated by the gate circuit out of the two input signals into the signal selected by the selection signal, so that the input signal and the output signal can be matched even when the selection signal is switched. It is characterized by making it match.

[実施例] 次に、本発明に係る2−1セレクタ回路について図面を
参照して説明する。
[Example] Next, a 2-1 selector circuit according to the present invention will be described with reference to the drawings.

第1図は、本発明に係る2−1セレクタ回路の一実施例
の回路図である。
FIG. 1 is a circuit diagram of an embodiment of a 2-1 selector circuit according to the present invention.

図面中、A及びBは、本発明に係る2−1セレクタ回路
の2つの入力端子1.2に入力される入力信号であり、
Sは2つの入力は号1.2から所望の1つの入力信号を
選択するための選択信号端子3に入力される選択信号で
ある。
In the drawings, A and B are input signals input to two input terminals 1.2 of the 2-1 selector circuit according to the present invention,
The two inputs S are selection signals input to the selection signal terminal 3 for selecting one desired input signal from No. 1.2.

11は、ゲート制御回路であり、一対のNAND素子1
1a、llbと、一方のNAND素子11bの入力端子
と選択信号端子との間に接続されたNOT素子11cと
、そして、各NAND素子11a、itbの入力端子と
他方のNAND素子11b、llaの出力端子との間に
接続されたゲート遅延素子lid、lieとから構成さ
れている。
11 is a gate control circuit, and a pair of NAND elements 1
1a, llb, a NOT element 11c connected between the input terminal of one NAND element 11b and the selection signal terminal, and the input terminal of each NAND element 11a, itb and the output of the other NAND element 11b, lla. It is composed of gate delay elements lid and lie connected between the terminals.

12a、12bは、一対のAND素子であり、ゲート回
路を構成する。各ゲート回路12a、12bの一対の入
力端子は、それぞれ、NAND素子11b、11.aの
出力端子と本発明に係る2−1セレクタ回路の2つの入
力端子1.2に接続されている。
12a and 12b are a pair of AND elements and constitute a gate circuit. A pair of input terminals of each gate circuit 12a, 12b are connected to NAND elements 11b, 11. a and two input terminals 1.2 of the 2-1 selector circuit according to the invention.

13は、一対のゲート回n 12 a、12bの出力に
接続されたOR素子である。
13 is an OR element connected to the outputs of the pair of gate circuits n 12 a, 12b.

ゲート制御回路11は、S信号状態によりA信号又はS
信号をゲートするようにゲート回路12a、12bの制
御を行ない、OR素子13によりA信号又はS信号のゲ
ートされていない信号をY信号にする。
The gate control circuit 11 outputs either the A signal or the S signal depending on the S signal state.
The gate circuits 12a and 12b are controlled to gate the signal, and the OR element 13 converts the non-gated A signal or S signal into the Y signal.

例えば、S信号が“低”状態のとき、ゲート制御回路1
1はゲート回路12bによりS信号をゲートする制御を
行ない、A信号をゲート回路12a、OR回路13を通
してY信号とする。S信号が“低”状態から“高7状態
に変化した時は、まずゲート制御回路11はゲート回I
II 2bによるS信号のゲートを解除し、S信号を、
ゲート回路12bを通してOR回路13まで伝達し、Y
信号をA信号又はB信号とする。
For example, when the S signal is in a “low” state, the gate control circuit 1
1 performs control to gate the S signal by the gate circuit 12b, and converts the A signal into the Y signal through the gate circuit 12a and the OR circuit 13. When the S signal changes from the "low" state to the "high 7" state, the gate control circuit 11 first controls the gate circuit I.
Release the gate of the S signal by II 2b and make the S signal
It is transmitted to the OR circuit 13 through the gate circuit 12b, and Y
Let the signal be A signal or B signal.

次に、ゲート制御回路11は、B信号をゲート回路12
bを通してOR回路13まで伝達し、Y信号がA信号又
はB信号となるまでの時間、ゲート遅延素子lidで待
機させ、それからゲート回路12aによりA信号をゲー
トする制御を行なうことによりY信号をB信号とする。
Next, the gate control circuit 11 sends the B signal to the gate circuit 12.
The Y signal is transmitted to the OR circuit 13 through the gate circuit 12a, and the gate delay element lid waits for the time until the Y signal becomes the A signal or the B signal.Then, the gate circuit 12a controls the gate of the A signal to convert the Y signal to the B signal. Signal.

[発明の効果] 以上説明したように、本発明は、1つの選択信号により
、2つの入力信号から所望の1つの入力信号を選択し、
出力する2−1セレクタ回路において、選択信号により
、2つの入力信号のうち選択されない入力信号をゲート
するためのゲート制御を行ない、選択信号切替時に、初
めに、選択信号切替前に選択されていない入力信号のゲ
ートを解除し、それから選択信号切替後に選択されない
入力信号をゲートするためのゲートM御を行なうゲート
制御回路と、ゲート制御回路からのゲート制御により入
力信号をゲートするための2つのゲート回路と、そして
、2つの入力信号のうちゲート回路でゲートされていな
い入力信号を選択信号により選択された信号とするため
のOR回路とを備えているため、選択信号の切替時にお
いても入力信号と出力信号とを一致させることができる
効果がある。
[Effects of the Invention] As explained above, the present invention selects one desired input signal from two input signals using one selection signal,
In the 2-1 selector circuit that outputs, the selection signal performs gate control to gate the input signal that is not selected among the two input signals, and when switching the selection signal, first, the input signal that is not selected before switching the selection signal is gated. A gate control circuit that performs gate M control to release the gate of the input signal and then gate the input signal that is not selected after switching the selection signal, and two gates that gate the input signal by gate control from the gate control circuit. Since it is equipped with an OR circuit for making the input signal that is not gated by the gate circuit out of the two input signals into the signal selected by the selection signal, even when switching the selection signal, the input signal This has the effect of making it possible to match the output signal with the output signal.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明に係る2−1セレクタ回路の一実施例
の回路図である。 1.2・・・入力端子 3・・・選択信号端子 11・・・ゲート制御回路 11a、flb−NAND素子 11c=NOT素子 lid、lie・・・ゲート遅延素子 12a、12b・・・ゲート回路 13・・・OR素子
FIG. 1 is a circuit diagram of an embodiment of a 2-1 selector circuit according to the present invention. 1.2... Input terminal 3... Selection signal terminal 11... Gate control circuit 11a, flb-NAND element 11c = NOT element lid, lie... Gate delay elements 12a, 12b... Gate circuit 13 ...OR element

Claims (1)

【特許請求の範囲】 1つの選択信号により、2つの入力信号から所望の1つ
の入力信号を選択し、出力する2−1セレクタ回路にお
いて、 選択信号により、2つの入力信号のうち選択されない入
力信号をゲートするためのゲート制御を行ない、選択信
号切替時に、初めに、選択信号切替前に選択されていな
い入力信号のゲートを解除し、それから選択信号切替後
に選択されない入力信号をゲートするためのゲート制御
を行なうゲート制御回路と、 ゲート制御回路からのゲート制御により入力信号をゲー
トするための2つのゲート回路と、そして、 2つの入力信号のうちゲート回路でゲートされていない
入力信号を選択信号により選択された信号とするための
OR回路と、 を備え、それにより、選択信号切替時においても入力信
号と出力信号とを一致させるようにしたことを特徴とす
る2−1セレクタ回路。
[Claims] In a 2-1 selector circuit that selects and outputs one desired input signal from two input signals using one selection signal, the selection signal selects an input signal that is not selected from among the two input signals. When the selection signal is switched, firstly, the gate of the input signal that is not selected is released before the selection signal is switched, and then the gate is used to gate the input signal that is not selected after the selection signal is switched. A gate control circuit that performs control, two gate circuits that gate input signals by gate control from the gate control circuit, and a selection signal that gates the input signal that is not gated by the gate circuit among the two input signals. A 2-1 selector circuit comprising: an OR circuit for making a selected signal, thereby making an input signal and an output signal match even when switching the selection signal.
JP4568189A 1989-02-27 1989-02-27 2-1 selector circuit Pending JPH02224413A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03209913A (en) * 1990-01-12 1991-09-12 Nec Corp Selector circuit

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* Cited by examiner, † Cited by third party
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JPH03209913A (en) * 1990-01-12 1991-09-12 Nec Corp Selector circuit

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