JPH02219166A - マルチマイクロプロセッサシステム - Google Patents
マルチマイクロプロセッサシステムInfo
- Publication number
- JPH02219166A JPH02219166A JP1040773A JP4077389A JPH02219166A JP H02219166 A JPH02219166 A JP H02219166A JP 1040773 A JP1040773 A JP 1040773A JP 4077389 A JP4077389 A JP 4077389A JP H02219166 A JPH02219166 A JP H02219166A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- circuit
- main
- microprocessor circuit
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008054 signal transmission Effects 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野］
本発明はマルチマイクロプロセッサシステムに関する。
従来、マルチマイクロプロセッサシステムには、共通バ
スを使用したもの、共有メモリを使用したもの、専用バ
スを使用したものがあった。
スを使用したもの、共有メモリを使用したもの、専用バ
スを使用したものがあった。
上述した従来のマルチマイクロプロセッサシステムは、
次のような欠点がある。 ！、共通バスを使用するシステムでは、共通バスを使用
できるマイクロプロセッサは１台だけなので複数のマイ
クロプロセッサの同時処理ができない。 ２、共有メモリを使用するシステムでは、３台以上のマ
イクロプロセッサを結合することは、制御が複雑となる
。 ３、専用バスを使用するシステムでは、それぞれのマイ
クロプロセッサに、結合したいマイクロプロセッサの台
数分だけ専用バスを別個に設けないといけないことにな
り、付加回路が大きくなる。
次のような欠点がある。 ！、共通バスを使用するシステムでは、共通バスを使用
できるマイクロプロセッサは１台だけなので複数のマイ
クロプロセッサの同時処理ができない。 ２、共有メモリを使用するシステムでは、３台以上のマ
イクロプロセッサを結合することは、制御が複雑となる
。 ３、専用バスを使用するシステムでは、それぞれのマイ
クロプロセッサに、結合したいマイクロプロセッサの台
数分だけ専用バスを別個に設けないといけないことにな
り、付加回路が大きくなる。
本発明のマルチマイクロプロセッサシステムは、
マイクロプロセッサを含み、互いに同時並行処理が可能
な複数のマイクロプロセッサ回路と、前記複数のマイク
ロプロセッサを制御対象とし、通常はこれら複数のマイ
クロプロセッサとは別々に動作し、マイクロプロセッサ
とメモリを含む主となるマイクロプロセッサ回路と、主
となるマイクロプロセッサの制御対象となるマイクロプ
ロセッサからのサービス要求を受け付け、主となるマイ
クロプロセッサへサービス信号を伝えるサービス信号伝
達回路と、 主となるマイクロプロセッサ回路の制御を受け、主とな
るマイクロプロセッサ回路に伝えられたサービス信号に
対応する制御対象のマイクロプロセッサ回路を選択し、
該マイクロプロセッサ回路へのデータ転送と、主となる
マイクロプロセッサ回路を介する制御対象となるマイク
ロプロセッサ回路間でのデータ転送を可能にするように
制御対象のマイクロプロセッサ回路のバスを主となるマ
イクロプロセッサ回路に接続するマイクロプロセッサ選
択制御回路とを有している。
な複数のマイクロプロセッサ回路と、前記複数のマイク
ロプロセッサを制御対象とし、通常はこれら複数のマイ
クロプロセッサとは別々に動作し、マイクロプロセッサ
とメモリを含む主となるマイクロプロセッサ回路と、主
となるマイクロプロセッサの制御対象となるマイクロプ
ロセッサからのサービス要求を受け付け、主となるマイ
クロプロセッサへサービス信号を伝えるサービス信号伝
達回路と、 主となるマイクロプロセッサ回路の制御を受け、主とな
るマイクロプロセッサ回路に伝えられたサービス信号に
対応する制御対象のマイクロプロセッサ回路を選択し、
該マイクロプロセッサ回路へのデータ転送と、主となる
マイクロプロセッサ回路を介する制御対象となるマイク
ロプロセッサ回路間でのデータ転送を可能にするように
制御対象のマイクロプロセッサ回路のバスを主となるマ
イクロプロセッサ回路に接続するマイクロプロセッサ選
択制御回路とを有している。
このように、主となるマイクロプロセッサ回路が複数の
マイクロプロセッサ回路の中から制御対象となるものを
選択し、主となるマイクロプロセッサ回路と制御対象と
なるマイクロプロセッサ回路のそれぞれとがバスにより
接続されてデータ送受等並行処理が可能となることによ
り、共通バス、共有メモリまたは専用バスを使用する欠
点の多いシステムは無用となる。
マイクロプロセッサ回路の中から制御対象となるものを
選択し、主となるマイクロプロセッサ回路と制御対象と
なるマイクロプロセッサ回路のそれぞれとがバスにより
接続されてデータ送受等並行処理が可能となることによ
り、共通バス、共有メモリまたは専用バスを使用する欠
点の多いシステムは無用となる。
次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明のマルチマイクプロセッサシステムの一
実施例のブロック図である。 本実施例は、マイクロプロセッサ１１．ＲＯＭ２３、Ｒ
ＡＭ２４を含む主となるマイクロプロセッサ回路ｌと、
それぞれマイクロプロセッサ１２．１３．１４を含み、
主となるマイクロプロセッサ回路ｌの制御を受けるマイ
クロプロセッサ回路２，３．４と、制御対象となるマイ
クロプロセッサ回路２〜４からくるサービス要求信号１
５〜１７をぶつからないように調整してサービス要求信
号１８として主となるマイクロプロセッサ回路１へ伝達
するサービス要求信号伝達回路６と、主となるマイクロ
プロセッサ回路ｌのバス１９（コントロールバス、アド
レスバス、データバス）と、マイクロプロセッサ回路２
，３．４のバス２０，２１．２２ （コントロールバス
、アドレスバス、データバス）と、主となるマイクロプ
ロセッサ回路ｌからの制御信号により制御対象となるマ
イクロプロセッサ回路を選択し、制御対象となるマイク
ロプロセッサに制御信号を与えたり、主となるマイクロ
プロセッサ回路ｌと制御対象となるマイクロプロセッサ
回路間とのコントロールバス、アドレスバス、データバ
スとの接続を行なうマイクロプロセッサ選択制御回路５
とから構成されている。 本実施例において通常上となるマイクロプロセッサ回路
ｌと制御対象となるマイクロプロセッサ回路２〜４は、
それぞれ別々に動作しており、例えば制御対象となるマ
イクロプロセッサ回路２が、主となるマイクロプロセッ
サ回路１のサービスを受けたい時には、サービス要求信
号１５は、サービス要求信号伝達回路６へ入力され、他
の制御対象となるマイクロプロセッサ回路３．４からの
サービス要求とぶつからないようにして、サービス要求
信号１８が主となるマイクロプロセッサ回路ｌへ伝達さ
れる。主となるマイクロプロセッサ回路１は、サービス
要求信号１８を受けとると、どの制御対象となるマイク
ロプロセッサ回路からのサービス要求であるかをマイク
ロプロセッサ１１が判断してサービスを提供することに
なる。ここで、主となるマイクロプロセッサ回路ｌが提
供するサービスとは、マイクロプロセッサ選択制御回路
５により、サービス要求のあった制御対象となるマイク
ロプロセッサ回路２を一時停止させ、主となるマイクロ
プロセッサ回路１のバス１９と一時停止させた制御対象
となるマイクロプロセッサ回路２のバス２０を接続して
マイクロプロセッサ１１に制御対象となるマイクロプロ
セッサ回路２の様々の資源を提供することになる。なお
、制御対象となる２つのマイクロプロセッサ回路間での
データ転送の場合、マイクロプロセッサ選択制御回路５
から制御対象となる両方のマイクロプロセッサ回路のマ
イクロプロセッサを一時停止させて主となるマイクロプ
ロセッサ回路ｌのマイクロプロセッサ１１を通してデー
タ転送を行なう。
。 第１図は本発明のマルチマイクプロセッサシステムの一
実施例のブロック図である。 本実施例は、マイクロプロセッサ１１．ＲＯＭ２３、Ｒ
ＡＭ２４を含む主となるマイクロプロセッサ回路ｌと、
それぞれマイクロプロセッサ１２．１３．１４を含み、
主となるマイクロプロセッサ回路ｌの制御を受けるマイ
クロプロセッサ回路２，３．４と、制御対象となるマイ
クロプロセッサ回路２〜４からくるサービス要求信号１
５〜１７をぶつからないように調整してサービス要求信
号１８として主となるマイクロプロセッサ回路１へ伝達
するサービス要求信号伝達回路６と、主となるマイクロ
プロセッサ回路ｌのバス１９（コントロールバス、アド
レスバス、データバス）と、マイクロプロセッサ回路２
，３．４のバス２０，２１．２２ （コントロールバス
、アドレスバス、データバス）と、主となるマイクロプ
ロセッサ回路ｌからの制御信号により制御対象となるマ
イクロプロセッサ回路を選択し、制御対象となるマイク
ロプロセッサに制御信号を与えたり、主となるマイクロ
プロセッサ回路ｌと制御対象となるマイクロプロセッサ
回路間とのコントロールバス、アドレスバス、データバ
スとの接続を行なうマイクロプロセッサ選択制御回路５
とから構成されている。 本実施例において通常上となるマイクロプロセッサ回路
ｌと制御対象となるマイクロプロセッサ回路２〜４は、
それぞれ別々に動作しており、例えば制御対象となるマ
イクロプロセッサ回路２が、主となるマイクロプロセッ
サ回路１のサービスを受けたい時には、サービス要求信
号１５は、サービス要求信号伝達回路６へ入力され、他
の制御対象となるマイクロプロセッサ回路３．４からの
サービス要求とぶつからないようにして、サービス要求
信号１８が主となるマイクロプロセッサ回路ｌへ伝達さ
れる。主となるマイクロプロセッサ回路１は、サービス
要求信号１８を受けとると、どの制御対象となるマイク
ロプロセッサ回路からのサービス要求であるかをマイク
ロプロセッサ１１が判断してサービスを提供することに
なる。ここで、主となるマイクロプロセッサ回路ｌが提
供するサービスとは、マイクロプロセッサ選択制御回路
５により、サービス要求のあった制御対象となるマイク
ロプロセッサ回路２を一時停止させ、主となるマイクロ
プロセッサ回路１のバス１９と一時停止させた制御対象
となるマイクロプロセッサ回路２のバス２０を接続して
マイクロプロセッサ１１に制御対象となるマイクロプロ
セッサ回路２の様々の資源を提供することになる。なお
、制御対象となる２つのマイクロプロセッサ回路間での
データ転送の場合、マイクロプロセッサ選択制御回路５
から制御対象となる両方のマイクロプロセッサ回路のマ
イクロプロセッサを一時停止させて主となるマイクロプ
ロセッサ回路ｌのマイクロプロセッサ１１を通してデー
タ転送を行なう。
以上説明したように本発明は、主となるマイクロプロセ
ッサ回路と、この主となるマイクロプロセッサ回路の制
御を受ける複数のマイクロプロセッサ回路とに分け、通
常は独立に動作可能とし、主となるマイクロプロセッサ
回路と、この主となるマイクロプロセッサ回路の制御を
受けるマイクロプロセッサ回路の間、および主となるマ
イクロプロセッサ回路の制御を受けるマイクロプロセッ
サ相互間のデータ転送はバスを用いて行なうことにより
、共通バスや共有メモリ、専用バスを必要としないので
、回路規模が大きくならず制御も容易となる効果がある
。
ッサ回路と、この主となるマイクロプロセッサ回路の制
御を受ける複数のマイクロプロセッサ回路とに分け、通
常は独立に動作可能とし、主となるマイクロプロセッサ
回路と、この主となるマイクロプロセッサ回路の制御を
受けるマイクロプロセッサ回路の間、および主となるマ
イクロプロセッサ回路の制御を受けるマイクロプロセッ
サ相互間のデータ転送はバスを用いて行なうことにより
、共通バスや共有メモリ、専用バスを必要としないので
、回路規模が大きくならず制御も容易となる効果がある
。
第１図は本発明のマルチマイクロプロセッサシステムの
一実施例のブロック図である。 １・・・・・・・・・・・・主となるマイクロプロセッ
サ回路、２、３．４・・・・・・制御を受けるマイクロ
プロセッサ回路、 ５・・・・・・・・・・・・マイクロプロセッサ選択制
御回路、６・・・・・・・・・・・・サービス要求信号
伝達回路、１１、１２．１３．１４・・・・・・マイク
ロプロセッサ、１５、１６．１７．１８・・・・・・サ
ービス要求信号、１９、２０．２１．２２・・・・・・
バス（アドレスバス、データバス、コントロールバス）
、 ２３・・・・・・・−ＲＯＭ。 ２４・・・・・・・・・ＲＡＭ。
一実施例のブロック図である。 １・・・・・・・・・・・・主となるマイクロプロセッ
サ回路、２、３．４・・・・・・制御を受けるマイクロ
プロセッサ回路、 ５・・・・・・・・・・・・マイクロプロセッサ選択制
御回路、６・・・・・・・・・・・・サービス要求信号
伝達回路、１１、１２．１３．１４・・・・・・マイク
ロプロセッサ、１５、１６．１７．１８・・・・・・サ
ービス要求信号、１９、２０．２１．２２・・・・・・
バス（アドレスバス、データバス、コントロールバス）
、 ２３・・・・・・・−ＲＯＭ。 ２４・・・・・・・・・ＲＡＭ。
Claims (1)
- 【特許請求の範囲】 １、マイクロプロセッサを含み、互いに同時並行処理が
可能な複数のマイクロプロセッサ回路と、前記複数のマ
イクロプロセッサを制御対象とし、通常はこれら複数の
マイクロプロセッサとは別々に動作し、マイクロプロセ
ッサとメモリを含む主となるマイクロプロセッサ回路と
、 主となるマイクロプロセッサの制御対象となるマイクロ
プロセッサからのサービス要求を受け付け、主となるマ
イクロプロセッサへサービス信号を伝えるサービス信号
伝達回路と、 主となるマイクロプロセッサ回路の制御を受け、主とな
るマイクロプロセッサ回路に伝えられたサービス信号に
対応する制御対象のマイクロプロセッサ回路を選択し、
該マイクロプロセッサ回路へのデータ転送と、主となる
マイクロプロセッサ回路を介する制御対象となるマイク
ロプロセッサ回路間でのデータ転送を可能にするように
制御対象のマイクロプロセッサ回路のバスを主となるマ
イクロプロセッサ回路に接続するマイクロプロセッサ選
択制御回路とを有するマルチマイクロプロセッサシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040773A JPH02219166A (ja) | 1989-02-20 | 1989-02-20 | マルチマイクロプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040773A JPH02219166A (ja) | 1989-02-20 | 1989-02-20 | マルチマイクロプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02219166A true JPH02219166A (ja) | 1990-08-31 |
Family
ID=12589952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1040773A Pending JPH02219166A (ja) | 1989-02-20 | 1989-02-20 | マルチマイクロプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02219166A (ja) |
-
1989
- 1989-02-20 JP JP1040773A patent/JPH02219166A/ja active Pending
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