JPH02211640A - 電荷転送装置 - Google Patents
電荷転送装置Info
- Publication number
- JPH02211640A JPH02211640A JP1032430A JP3243089A JPH02211640A JP H02211640 A JPH02211640 A JP H02211640A JP 1032430 A JP1032430 A JP 1032430A JP 3243089 A JP3243089 A JP 3243089A JP H02211640 A JPH02211640 A JP H02211640A
- Authority
- JP
- Japan
- Prior art keywords
- charge transfer
- region
- area
- section
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000009792 diffusion process Methods 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 230000003247 decreasing effect Effects 0.000 claims abstract 4
- 230000007423 decrease Effects 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 108091006146 Channels Proteins 0.000 description 18
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1091—Substrate region of field-effect devices of charge coupled devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、電荷転送装置に関し、特に、電荷転送効率を
向上させた電荷転送装置に関する。
向上させた電荷転送装置に関する。
「従来の技術]
従来から、電荷転送装置は、信号電荷を半導体基板内あ
るいは基板表面を順次転送するアナグロシフトレジスタ
動作を行う素子として知られており、遅延線やイメージ
センサなどの用途に広く採用されている。
るいは基板表面を順次転送するアナグロシフトレジスタ
動作を行う素子として知られており、遅延線やイメージ
センサなどの用途に広く採用されている。
この種従来の電荷転送装置を第5図(a)〜(C)を用
いて説明する。第5図(a)は、従来の電荷転送装置の
出力部の平面図であり、第5図(b)は、そのvb−v
b線断面図、第5図(C)は、第5図(b)の断面に沿
ったポテンシャル図である。 第5図(a)、(b)に
おいて、N型半導体基板10上には、P型ウェル領域1
1が設けられ、このウェル領域11内には、P型チャネ
ルストッパ15に囲まれて、N型電荷転送領域12、フ
ローティングデイフュージョン16およびドレイン領域
17が形成されている。N型電荷転送領域12の所定の
個所には、P型拡散層14が形成されている。半導体基
板上には、絶縁酸化膜13を介して転送パルスφ1、φ
2が印加される転送電極18、一定ゲート電圧○Gが印
加されている出力ゲート19および一定周期毎にフロー
ティングデイフュージョン16の電位を、一定電位電源
■DDに接続されたトレイン領域17の電位にリセット
するためのリセット電fi20が配置されている。
いて説明する。第5図(a)は、従来の電荷転送装置の
出力部の平面図であり、第5図(b)は、そのvb−v
b線断面図、第5図(C)は、第5図(b)の断面に沿
ったポテンシャル図である。 第5図(a)、(b)に
おいて、N型半導体基板10上には、P型ウェル領域1
1が設けられ、このウェル領域11内には、P型チャネ
ルストッパ15に囲まれて、N型電荷転送領域12、フ
ローティングデイフュージョン16およびドレイン領域
17が形成されている。N型電荷転送領域12の所定の
個所には、P型拡散層14が形成されている。半導体基
板上には、絶縁酸化膜13を介して転送パルスφ1、φ
2が印加される転送電極18、一定ゲート電圧○Gが印
加されている出力ゲート19および一定周期毎にフロー
ティングデイフュージョン16の電位を、一定電位電源
■DDに接続されたトレイン領域17の電位にリセット
するためのリセット電fi20が配置されている。
この図面において図示は省略されているが、実際にはN
型電荷転送領域12は、図の右側に長く延在しており、
また、その上には多数の転送電極18が存在している。
型電荷転送領域12は、図の右側に長く延在しており、
また、その上には多数の転送電極18が存在している。
この転送電極18に転送パルスφ1、φ2を印加するこ
とにより、信号電荷はこの電荷転送領域12内を順次転
送され、最終転送電極18a下を通過した後、第5図(
c)に示すように出力ゲート1つ下を通過してフローテ
ィングデイフュージョン16へ流入し、この領域の電位
を変化させる。この電位変化はソースフォロアアンプ2
1によって検出され、出力■。LITとしてとり出され
る。
とにより、信号電荷はこの電荷転送領域12内を順次転
送され、最終転送電極18a下を通過した後、第5図(
c)に示すように出力ゲート1つ下を通過してフローテ
ィングデイフュージョン16へ流入し、この領域の電位
を変化させる。この電位変化はソースフォロアアンプ2
1によって検出され、出力■。LITとしてとり出され
る。
ところで、この電荷転送装置においては、電荷転送領域
の幅は、出力部付近を除いて一定の値Wとなされている
が、電荷転送領域の最終部においては、最終転送電極1
8a下からフローティングデイフュージョン16にかけ
て次第に狭くなされている。このように電荷転送領域の
幅をしぼり込むのは、信号電荷Q5□。によるフローテ
ィングデイフュージョン16の電位変化VSIGが、V
sra = Q SIG / Cp。
の幅は、出力部付近を除いて一定の値Wとなされている
が、電荷転送領域の最終部においては、最終転送電極1
8a下からフローティングデイフュージョン16にかけ
て次第に狭くなされている。このように電荷転送領域の
幅をしぼり込むのは、信号電荷Q5□。によるフローテ
ィングデイフュージョン16の電位変化VSIGが、V
sra = Q SIG / Cp。
(但し、CFDはフローティングデイフュージョンに関
する全容量) で与えられるので、フローティングデイフュージョン1
6の面積を狭くして、電圧/電荷変換ゲインを高めるた
めである。
する全容量) で与えられるので、フローティングデイフュージョン1
6の面積を狭くして、電圧/電荷変換ゲインを高めるた
めである。
[発明が解決しようとする問題点]
上述した従来の埋込みチャネル型電荷転送装置にあって
は、電荷転送領域のチャネル幅Wの減少に伴い、ポテン
シャルが浅くなるいわゆるナローチャネル効果があられ
れる。このため、チャネル幅が狭くなる最終転送電極1
8a下の電荷転送領域においては、ポテンシャルバリア
があられれ、その結果、この個所でとりのこし電荷△Q
が発生し、電荷転送装置の転送効率が低下する。逆に、
十分な転送効率を得ようとして、チャネル幅をせばめな
いで、チャネル幅Wをそのままフローティングデイフュ
ージョンの幅とすると、今度は電圧/電荷変換ゲインが
低下してしまう。そこで、従来の装置にあっては、転送
効率とゲインとの間で妥協をする必要が生じ、十分な特
性の電荷転送装置を得ることはできなかった。
は、電荷転送領域のチャネル幅Wの減少に伴い、ポテン
シャルが浅くなるいわゆるナローチャネル効果があられ
れる。このため、チャネル幅が狭くなる最終転送電極1
8a下の電荷転送領域においては、ポテンシャルバリア
があられれ、その結果、この個所でとりのこし電荷△Q
が発生し、電荷転送装置の転送効率が低下する。逆に、
十分な転送効率を得ようとして、チャネル幅をせばめな
いで、チャネル幅Wをそのままフローティングデイフュ
ージョンの幅とすると、今度は電圧/電荷変換ゲインが
低下してしまう。そこで、従来の装置にあっては、転送
効率とゲインとの間で妥協をする必要が生じ、十分な特
性の電荷転送装置を得ることはできなかった。
よって、本発明の目的とするところは、電荷転送装置の
電圧/電荷変換ゲインを低下せしめることなく、その電
荷転送効率を向上させることである。
電圧/電荷変換ゲインを低下せしめることなく、その電
荷転送効率を向上させることである。
[問題点を解決するための手段]
本発明の電荷転送装置は、N型半導体基板上のP型ウェ
ル領域内にN型電荷転送領域を有する埋込みチャネル型
のものであって、出力部近くの電荷転送領域の幅が電荷
転送方向に向かって狭くなされている部分の直下のウェ
ル領域の不純物濃度は、電荷転送方向に向かって漸減し
ている。
ル領域内にN型電荷転送領域を有する埋込みチャネル型
のものであって、出力部近くの電荷転送領域の幅が電荷
転送方向に向かって狭くなされている部分の直下のウェ
ル領域の不純物濃度は、電荷転送方向に向かって漸減し
ている。
[実施例]
次に、本発明の実施例について図面を参照して説明する
。
。
第1図(a>は、本発明の一実施例を示す平面図、第1
図(b)は、第1図(a>のIb−Ib線断面図であり
、第1図(c)は、その断面に沿ったチャネル部分のポ
テンシャル図である。そして、第2図(a)、(b)お
よび(c)は、それぞれ、第1図(a)のUa−IIc
線、nb−nb線およびIIc−Inc線断面図である
。これらの図において、第5図(a)、(b)の部分と
同等の部分に関しては同一の参照番号が付されている。
図(b)は、第1図(a>のIb−Ib線断面図であり
、第1図(c)は、その断面に沿ったチャネル部分のポ
テンシャル図である。そして、第2図(a)、(b)お
よび(c)は、それぞれ、第1図(a)のUa−IIc
線、nb−nb線およびIIc−Inc線断面図である
。これらの図において、第5図(a)、(b)の部分と
同等の部分に関しては同一の参照番号が付されている。
この実施例において第5図(a)、(b)に示した従来
例と異なる点は、電荷転送領域の中心部に沿って、すな
わち、第1図(b)の断面に沿つて、P型ウェル領域1
1の深さが電荷転送方向に向かって次第に浅くなってい
る点であって、この部分において、ウェル領域の不純物
濃度も電荷転送方向に向かって漸減している。第2図(
b)、(c)に示されるように、この部分のP型ウェル
領域のP型不純物は、領域12の左右から横方向拡散に
よって導入されたものである。そのため、結果的に、こ
の部分のウェル領域の深さは、不純物濃度が低くなるに
つれ次第に浅くなっている。
例と異なる点は、電荷転送領域の中心部に沿って、すな
わち、第1図(b)の断面に沿つて、P型ウェル領域1
1の深さが電荷転送方向に向かって次第に浅くなってい
る点であって、この部分において、ウェル領域の不純物
濃度も電荷転送方向に向かって漸減している。第2図(
b)、(c)に示されるように、この部分のP型ウェル
領域のP型不純物は、領域12の左右から横方向拡散に
よって導入されたものである。そのため、結果的に、こ
の部分のウェル領域の深さは、不純物濃度が低くなるに
つれ次第に浅くなっている。
第3図に、第2図(a>、(b)および(C)のIII
a−111a線、1llb−11Jb線および■c−I
[[c線断面におけるポテンシャル図を示す。同図に示
すように、ウェル領域の不純物濃度が低下するにつれ空
乏層のウェル領域への伸びは増大し、ポテンシャルV1
、v2、Vaは次第に深くなる。その結果、第1図(c
)に示すように、ナローチャネル効果によるポテンシャ
ルのもち上がりを相殺し、なおかつ、電荷転送方向への
加速電界を発生させることができる。したがって、この
ようにすれば、とりのこし電荷を消滅させ、かつ、転送
速度を高めることができる。
a−111a線、1llb−11Jb線および■c−I
[[c線断面におけるポテンシャル図を示す。同図に示
すように、ウェル領域の不純物濃度が低下するにつれ空
乏層のウェル領域への伸びは増大し、ポテンシャルV1
、v2、Vaは次第に深くなる。その結果、第1図(c
)に示すように、ナローチャネル効果によるポテンシャ
ルのもち上がりを相殺し、なおかつ、電荷転送方向への
加速電界を発生させることができる。したがって、この
ようにすれば、とりのこし電荷を消滅させ、かつ、転送
速度を高めることができる。
次に、第4図(a)乃至(c)を参照して本発明の他の
実施例について説明する。第4図(a)は、この実施例
を示す平面図であり、第4図(b)は、第4図(a>の
IVb−IVb線断面図、第4図(c)は、その断面に
おけるチャネル部のポテンシャル図である。
実施例について説明する。第4図(a)は、この実施例
を示す平面図であり、第4図(b)は、第4図(a>の
IVb−IVb線断面図、第4図(c)は、その断面に
おけるチャネル部のポテンシャル図である。
この実施例ではリセットゲート20下のPウェル領域才
でP型ウェル領域の濃度変化および深さ変化を広げるこ
とにより、リセットゲート20下のポテンシャルにまで
傾きをもたせている。このようにすることにより、リセ
ットゲート下の電荷がリセットパルスがオフとなる時点
においてほとんどすべてドレイン領域17へ流入するた
め、フローティングデイフュージョン部への信号電荷の
逆流人が発生せず、いわゆるリセットノイズを低減させ
る効果が生じる。
でP型ウェル領域の濃度変化および深さ変化を広げるこ
とにより、リセットゲート20下のポテンシャルにまで
傾きをもたせている。このようにすることにより、リセ
ットゲート下の電荷がリセットパルスがオフとなる時点
においてほとんどすべてドレイン領域17へ流入するた
め、フローティングデイフュージョン部への信号電荷の
逆流人が発生せず、いわゆるリセットノイズを低減させ
る効果が生じる。
なお、以上の実施例では、チャネル幅をしぼり込む部分
でのみウェル領域の不純物濃度に勾配をもたせたが、チ
ャネル幅が一定の部分においてもそのようにしてもよい
。その場合には、チャネル幅一定の部分においても転送
速度を速め転送効率を高めることができる。
でのみウェル領域の不純物濃度に勾配をもたせたが、チ
ャネル幅が一定の部分においてもそのようにしてもよい
。その場合には、チャネル幅一定の部分においても転送
速度を速め転送効率を高めることができる。
[発明の効果]
以上説明したように、本発明は、電荷転送装置のチャネ
ル幅をナローチャネル効果があられれるほど大きく変え
る必要がある場合、ナローチャネル部下のウェル領域の
不純物濃度をチャネル幅に応じて下げるものであるので
、本発明によれば、その部分のチャネルのポテンシャル
を深くして、ナローチャネル効果によるポテンシャルの
もち上がりをなくし、転送効率の向上、転送速度の向上
を実現することができる。
ル幅をナローチャネル効果があられれるほど大きく変え
る必要がある場合、ナローチャネル部下のウェル領域の
不純物濃度をチャネル幅に応じて下げるものであるので
、本発明によれば、その部分のチャネルのポテンシャル
を深くして、ナローチャネル効果によるポテンシャルの
もち上がりをなくし、転送効率の向上、転送速度の向上
を実現することができる。
また、本発明においては、不純物濃度が漸減するウェル
領域の不純物は、横方向からの拡散によって導入されて
いるので、通常のウェル領域形成工程に格別の工程を追
加することなしに上記構成の素子を製造することができ
る。
領域の不純物は、横方向からの拡散によって導入されて
いるので、通常のウェル領域形成工程に格別の工程を追
加することなしに上記構成の素子を製造することができ
る。
第1図(a>は、本発明の一実施例を示す平面図、第1
図(b)、(C)は、それぞれ、第1図(a)のIb−
Ib線断面図とこの断面におけるポテンシャル図、第2
図(a>、(b)、(c)は、それぞれ、第1図(a)
のna−IIa線、■b−nb線、Uc−IIc線断面
図、第3図は、第2図(a)、(b)および(C)のI
I[a−11Ia線、mb−mb線およびI[Ic−I
[[c線断面のポテンシャル図、第4図(a>は、本発
明の他の実施例を示す平面図、・第4図(b)、(C)
は、それぞれ、第4図(a)の■b−1yb線断面図と
この断面におけるポテンシャル図、第5図(a>は、従
来例の平面図、第5図(b)、(c)は、それぞれ、第
5図(a)のVa−Va線断面図とこの断面におけるポ
テンシャル図である。 10・・・N型半導体基板、 11・・・P型ウェル領
域、 12・・N型電荷転送領域、 13・・・絶縁酸
化膜、 14・・・P型拡散層、 15・・・P型チャ
ネルストッパ、 16・・・フローティングデイフュ
ージョン、 17・・・トレイン領域、 18・・・転
送電極、 18a・・・最終転送電極、 9・・・出力ゲー ト、 20・・・リセットゲート、 1・・・ソースフ ォロアアンプ。
図(b)、(C)は、それぞれ、第1図(a)のIb−
Ib線断面図とこの断面におけるポテンシャル図、第2
図(a>、(b)、(c)は、それぞれ、第1図(a)
のna−IIa線、■b−nb線、Uc−IIc線断面
図、第3図は、第2図(a)、(b)および(C)のI
I[a−11Ia線、mb−mb線およびI[Ic−I
[[c線断面のポテンシャル図、第4図(a>は、本発
明の他の実施例を示す平面図、・第4図(b)、(C)
は、それぞれ、第4図(a)の■b−1yb線断面図と
この断面におけるポテンシャル図、第5図(a>は、従
来例の平面図、第5図(b)、(c)は、それぞれ、第
5図(a)のVa−Va線断面図とこの断面におけるポ
テンシャル図である。 10・・・N型半導体基板、 11・・・P型ウェル領
域、 12・・N型電荷転送領域、 13・・・絶縁酸
化膜、 14・・・P型拡散層、 15・・・P型チャ
ネルストッパ、 16・・・フローティングデイフュ
ージョン、 17・・・トレイン領域、 18・・・転
送電極、 18a・・・最終転送電極、 9・・・出力ゲー ト、 20・・・リセットゲート、 1・・・ソースフ ォロアアンプ。
Claims (2)
- (1)第1導電型半導体基板と、前記第1導電型半導体
基板表面に形成された第2導電型ウェル領域と、前記第
2導電型ウェル領域表面に形成され、その最終部におい
て電荷転送方向に向かって次第に狭くなされた第1導電
型の電荷転送領域とを具備した電荷転送装置において、
電荷転送方向に向かって次第に狭くなされた第1導電型
の電荷転送領域の直下においては前記第2導電型ウェル
領域の不純物濃度は電荷転送方向に向かって漸減せしめ
られていることを特徴とする電荷転送装置。 - (2)前記第2導電型ウェル領域の不純物濃度が電荷転
送方向に向かって漸減せしめられている部分においては
、不純物が横方向拡散によって導入されたものであるこ
とを特徴とする請求項1記載の電荷転送装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1032430A JPH0728031B2 (ja) | 1989-02-11 | 1989-02-11 | 電荷転送装置 |
EP90102588A EP0383210B1 (en) | 1989-02-11 | 1990-02-09 | Charge transfer device achieving a large charge transferring efficiency without sacrifice of dynamic range of output signal level |
DE69008378T DE69008378T2 (de) | 1989-02-11 | 1990-02-09 | Ladungsverschiebe-Bauelement mit hoher Ladungsübertragungs-Effizienz ohne Einbusse der Ausgangssignal-Dynamik. |
US07/693,164 US5103278A (en) | 1989-02-11 | 1991-04-29 | Charge transfer device achieving a high charge transfer efficiency by forming a potential well gradient under an output-gate area |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1032430A JPH0728031B2 (ja) | 1989-02-11 | 1989-02-11 | 電荷転送装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02211640A true JPH02211640A (ja) | 1990-08-22 |
JPH0728031B2 JPH0728031B2 (ja) | 1995-03-29 |
Family
ID=12358739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1032430A Expired - Lifetime JPH0728031B2 (ja) | 1989-02-11 | 1989-02-11 | 電荷転送装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5103278A (ja) |
EP (1) | EP0383210B1 (ja) |
JP (1) | JPH0728031B2 (ja) |
DE (1) | DE69008378T2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04247629A (ja) * | 1991-02-01 | 1992-09-03 | Fujitsu Ltd | 電荷結合デバイス及びその製造方法 |
JP3070146B2 (ja) * | 1991-06-19 | 2000-07-24 | ソニー株式会社 | 固体撮像装置 |
JPH05243281A (ja) * | 1992-03-02 | 1993-09-21 | Nec Corp | 半導体装置及びその製造方法 |
JP2500436B2 (ja) * | 1993-05-10 | 1996-05-29 | 日本電気株式会社 | 信号処理装置 |
JP2768311B2 (ja) * | 1995-05-31 | 1998-06-25 | 日本電気株式会社 | 電荷転送装置 |
US6417531B1 (en) * | 1998-11-24 | 2002-07-09 | Nec Corporation | Charge transfer device with final potential well close to floating diffusion region |
JP2001044416A (ja) * | 1999-07-28 | 2001-02-16 | Sony Corp | 電荷転送装置及び固体撮像装置 |
KR20030003699A (ko) * | 2001-01-23 | 2003-01-10 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 전하 결합 소자 및 전하 결합 소자 제조 방법 |
JP5243983B2 (ja) * | 2009-01-30 | 2013-07-24 | 浜松ホトニクス株式会社 | 電子増倍機能内蔵型の固体撮像素子 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3796932A (en) * | 1971-06-28 | 1974-03-12 | Bell Telephone Labor Inc | Charge coupled devices employing nonuniform concentrations of immobile charge along the information channel |
FR2259437A1 (en) * | 1974-01-24 | 1975-08-22 | Commissariat Energie Atomique | Composite conducting layer charge coupled device - provides asymmetric potential well using alternate oppositely doped regions |
US4499590A (en) * | 1981-12-03 | 1985-02-12 | Westinghouse Electric Corp. | Semiconductor circuit for compressing the dynamic range of a signal |
JPS5965470A (ja) * | 1982-10-05 | 1984-04-13 | Nec Corp | 電荷結合素子の出力構造 |
JPS61198676A (ja) * | 1985-02-27 | 1986-09-03 | Nec Corp | 半導体集積回路装置 |
FR2597647B1 (fr) * | 1986-04-18 | 1992-06-12 | Thomson Csf | Registre a decalage a transfert de charge muni d'un dispositif de lecture en tension sur diode flottante |
US4862235A (en) * | 1988-06-30 | 1989-08-29 | Tektronix, Inc. | Electrode structure for a corner turn in a series-parallel-series charge coupled device |
US4992842A (en) * | 1988-07-07 | 1991-02-12 | Tektronix, Inc. | Charge-coupled device channel with countinously graded built-in potential |
US4910569A (en) * | 1988-08-29 | 1990-03-20 | Eastman Kodak Company | Charge-coupled device having improved transfer efficiency |
-
1989
- 1989-02-11 JP JP1032430A patent/JPH0728031B2/ja not_active Expired - Lifetime
-
1990
- 1990-02-09 EP EP90102588A patent/EP0383210B1/en not_active Expired - Lifetime
- 1990-02-09 DE DE69008378T patent/DE69008378T2/de not_active Expired - Fee Related
-
1991
- 1991-04-29 US US07/693,164 patent/US5103278A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0728031B2 (ja) | 1995-03-29 |
DE69008378D1 (de) | 1994-06-01 |
EP0383210A1 (en) | 1990-08-22 |
US5103278A (en) | 1992-04-07 |
DE69008378T2 (de) | 1994-11-17 |
EP0383210B1 (en) | 1994-04-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR950021737A (ko) | 씨씨디(ccd)형 고체촬상소자 | |
EP0192142A1 (en) | Charge transfer device | |
JP5243984B2 (ja) | 電子増倍機能内蔵型の固体撮像素子 | |
JPS59108461A (ja) | 固体撮像装置 | |
JPH02211640A (ja) | 電荷転送装置 | |
EP0096166B1 (en) | Charge coupled device and circuit arrangement for its operation | |
EP2264766A1 (en) | Solid-state image sensing device containing electron multiplication function | |
US5357129A (en) | Solid state imaging device having high-sensitivity and low-noise characteristics by reducing electrostatic capacity of interconnection | |
JPH04273449A (ja) | 電荷転送装置 | |
US4698656A (en) | Output detector of a charge coupled device | |
JP3301176B2 (ja) | 電荷転送装置 | |
JPH06224229A (ja) | Hccd | |
JP2888266B2 (ja) | 電荷転送装置 | |
JPH08330573A (ja) | 電荷転送装置 | |
JPS63140574A (ja) | 電荷結合素子 | |
JPS5965470A (ja) | 電荷結合素子の出力構造 | |
JPH0682823B2 (ja) | 固体撮像装置 | |
JPH03246952A (ja) | 電荷結合素子 | |
JPH01300561A (ja) | 電荷結合素子 | |
JPH0436469B2 (ja) | ||
JPH01103872A (ja) | 固体撮像装置 | |
JPS6238868B2 (ja) | ||
JPS63313862A (ja) | 電荷転送装置 | |
KR940001431A (ko) | Ccd 영상소자 제조방법 | |
JP2723063B2 (ja) | 電荷転送装置 |