JPH02181920A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02181920A JPH02181920A JP254789A JP254789A JPH02181920A JP H02181920 A JPH02181920 A JP H02181920A JP 254789 A JP254789 A JP 254789A JP 254789 A JP254789 A JP 254789A JP H02181920 A JPH02181920 A JP H02181920A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明は半導体集積回路装置さらにはその微細配線技術
に関し、例えばコンタクトホールの埋め込み電極に適用
して有効な技術に関する。
に関し、例えばコンタクトホールの埋め込み電極に適用
して有効な技術に関する。
半導体集積回路装置の集積度が向上するにつれ配線ｒｉ
ｘも次第に細くなるため、必然的にコンタクトホール、
スルーホール等の開口の径も小さくならざるを得ない。
ｘも次第に細くなるため、必然的にコンタクトホール、
スルーホール等の開口の径も小さくならざるを得ない。
例えば１６Ｍビットの記憶容量を持つＤＲＡＭ （ダイ
ナミック・ランダム・アクセス・メモリ）においては開
口の径は０．５［μ＋ｍｌ程度になるものと予想されて
いる。開口の径が小さくなっても開口を形成する絶縁膜
の厚さは変わらないため、上記開口の縦横比（所謂アス
ペクト比）は１〜２になると考えられる。このように細
長く微小な開口の場合にはステップカバレージが悪いた
め、従来のように上記絶縁膜上層にアルミニウム（Ａ１
）等の配線金属を全面堆積させる方法では段差部分で断
線が発生し易い。
ナミック・ランダム・アクセス・メモリ）においては開
口の径は０．５［μ＋ｍｌ程度になるものと予想されて
いる。開口の径が小さくなっても開口を形成する絶縁膜
の厚さは変わらないため、上記開口の縦横比（所謂アス
ペクト比）は１〜２になると考えられる。このように細
長く微小な開口の場合にはステップカバレージが悪いた
め、従来のように上記絶縁膜上層にアルミニウム（Ａ１
）等の配線金属を全面堆積させる方法では段差部分で断
線が発生し易い。
この問題を解決するために、高融点金属による開口への
電極埋め込み技術が開発された。これは上記開口が形成
された絶縁膜上に、例えばタングステン（Ｗ）のような
高融点金属、またはそのシリサイドをＣＶＤ法（化学的
気相成長法）により全面堆積させた後エッチバックをお
こない、上記開口内のＷ、或いはタングステンシリサイ
ド（ＷＳｉ２）を残し、これを上下の導電領域の接続用
電極とするものである。このような方法はブランケット
方式と呼ばれる。上記ブランケット方式の代りに選択Ｃ
ＶＤ法を用いて、例えばＷを開口内に選択的に堆積させ
ることもできる。
電極埋め込み技術が開発された。これは上記開口が形成
された絶縁膜上に、例えばタングステン（Ｗ）のような
高融点金属、またはそのシリサイドをＣＶＤ法（化学的
気相成長法）により全面堆積させた後エッチバックをお
こない、上記開口内のＷ、或いはタングステンシリサイ
ド（ＷＳｉ２）を残し、これを上下の導電領域の接続用
電極とするものである。このような方法はブランケット
方式と呼ばれる。上記ブランケット方式の代りに選択Ｃ
ＶＤ法を用いて、例えばＷを開口内に選択的に堆積させ
ることもできる。
尚、Ｗ埋め込み電極について記載された文献の例として
は、１９８８年春期第３５回応用物理学会関係連合講演
会・講演予行集第２分冊Ｐ６６５〜６７０がある。
は、１９８８年春期第３５回応用物理学会関係連合講演
会・講演予行集第２分冊Ｐ６６５〜６７０がある。
半導体基板表面に形成された半導体領域と上層の導電膜
とを接続する為のコンタクトホールのような開口内に、
例えばＷＳｉ、にて成る電極を。
とを接続する為のコンタクトホールのような開口内に、
例えばＷＳｉ、にて成る電極を。
下層に形成された半導体領域と直接接触するよう埋め込
み１例えば水素アニール等の熱処理をおこなうと、上記
アニール工程の熱により上記電極材料であるＷが上記半
導体領域中に拡散し、深い不純物準位を形成してしまう
、上記深い不純物準位は電子の捕獲や再放出中心として
作用するため、電子正孔対の生成率が通常よりも高くな
り、上記半導体領域と半導体基板との間のリーク電流量
が不所望に増加してしまう、 上記リーク電流量の増加
により５例えばＤＲＡＭの場合には、メモリセルデータ
を読み出すためにプリチャージしたビ”ット線の電位が
不所望に低下し、メモリセルに書き込まれた情報がハイ
レベルであってもローレベルと誤認する虞れがある。
あるいは上記半導体領域中に拡散したＷが半導体基板中
を通って他の半導体領域や蓄積容量等に拡散してそれら
の領域のリーク電流量を増加させ、例えば蓄積容量に保
持している情報が消えてしまう虞れがあるという問題点
がある。
み１例えば水素アニール等の熱処理をおこなうと、上記
アニール工程の熱により上記電極材料であるＷが上記半
導体領域中に拡散し、深い不純物準位を形成してしまう
、上記深い不純物準位は電子の捕獲や再放出中心として
作用するため、電子正孔対の生成率が通常よりも高くな
り、上記半導体領域と半導体基板との間のリーク電流量
が不所望に増加してしまう、 上記リーク電流量の増加
により５例えばＤＲＡＭの場合には、メモリセルデータ
を読み出すためにプリチャージしたビ”ット線の電位が
不所望に低下し、メモリセルに書き込まれた情報がハイ
レベルであってもローレベルと誤認する虞れがある。
あるいは上記半導体領域中に拡散したＷが半導体基板中
を通って他の半導体領域や蓄積容量等に拡散してそれら
の領域のリーク電流量を増加させ、例えば蓄積容量に保
持している情報が消えてしまう虞れがあるという問題点
がある。
また、ＷＳｉ、のようなシリサイドの抵抗値は金属原子
に対してＳｉ含有量が増えると増大する傾向にある。上
記アニール工程の熱により、上記半導体領域に含まれる
構成材料、例えばシリコン（Ｓｉ）が上記Ｗ電極内に拡
散し、両者の界面付近におけるＳｉ濃度が不所望に上昇
し、これによって上記界面直近部の抵抗値が不所望に増
加するという問題点がある。
に対してＳｉ含有量が増えると増大する傾向にある。上
記アニール工程の熱により、上記半導体領域に含まれる
構成材料、例えばシリコン（Ｓｉ）が上記Ｗ電極内に拡
散し、両者の界面付近におけるＳｉ濃度が不所望に上昇
し、これによって上記界面直近部の抵抗値が不所望に増
加するという問題点がある。
あるいは上記ＷＳｉ、電極の上層に、例えばＡ１にて成
る配線が形成されている場合、上記Ａ１配線中にはＳｉ
基板との反応の向上の目的でＳｉを添加しであることが
多い、この時上記ＷＳｉ２電極とＡＩ配線を直接接触さ
せて熱処理をおこなうと、上記ＷＳｉ２電極や上記配線
に含まれるＳｉが相互に拡散してしまう。上記電極材料
、或いは配線材料内のＳｉ濃度の不所望な上昇がおこる
と電気の流れが妨げられ、上記電極と配線との接合直近
部の抵抗値が増加してしまうという問題点のあることが
本発明者によって見い出された。
る配線が形成されている場合、上記Ａ１配線中にはＳｉ
基板との反応の向上の目的でＳｉを添加しであることが
多い、この時上記ＷＳｉ２電極とＡＩ配線を直接接触さ
せて熱処理をおこなうと、上記ＷＳｉ２電極や上記配線
に含まれるＳｉが相互に拡散してしまう。上記電極材料
、或いは配線材料内のＳｉ濃度の不所望な上昇がおこる
と電気の流れが妨げられ、上記電極と配線との接合直近
部の抵抗値が増加してしまうという問題点のあることが
本発明者によって見い出された。
さらに隣接するＮ型半導体領域とＰ型半導体領域との上
層に形成された２つの開口内に、上記半導体領域に直接
接触するようにＷ Ｓ ｘ ２ ？！！極を埋め込み、
上記２つのＷＳｉ、電極をＷＳｉ２配線にて結合させて
熱処理をおこなうと、上記Ｎ型半導体領域中のＮ型不純
物と上記Ｐ型半導体領域中のＰ型不純物とが、上記ＷＳ
ｉ、電極及びＷＳｉ、配線中を通って相互に拡散し合う
という問題点もある。
層に形成された２つの開口内に、上記半導体領域に直接
接触するようにＷ Ｓ ｘ ２ ？！！極を埋め込み、
上記２つのＷＳｉ、電極をＷＳｉ２配線にて結合させて
熱処理をおこなうと、上記Ｎ型半導体領域中のＮ型不純
物と上記Ｐ型半導体領域中のＰ型不純物とが、上記ＷＳ
ｉ、電極及びＷＳｉ、配線中を通って相互に拡散し合う
という問題点もある。
本発明の目的は、開口内に埋め込んだ電極と、上記電極
の上層並びに下層に形成された導電領域との間における
構成材料の相互拡散を防止できる半導体集積回路装置を
提供する事にある。
の上層並びに下層に形成された導電領域との間における
構成材料の相互拡散を防止できる半導体集積回路装置を
提供する事にある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。
明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち半導体領域と上層の導電膜とを接続する為の開
口に電極を埋め込んだ構造において、上記電極及び当該
電極下層に形成された半導体領域の間に、両者の構成材
料の相互拡散を防止するためのバリヤ層を形成するもの
である。
口に電極を埋め込んだ構造において、上記電極及び当該
電極下層に形成された半導体領域の間に、両者の構成材
料の相互拡散を防止するためのバリヤ層を形成するもの
である。
また上記電極及び当該電極上層に形成された配線の間に
上記バリヤ層を形成するものである。
上記バリヤ層を形成するものである。
さらに上記バリヤ層はＡＩより融点の高い金属の窒化膜
にて形成するものである。この場合上記窒化膜は上記配
線のエレクトロマイグレーションによる断線（以下単に
ＥＭＤとも称する）を防止するため、上記配線の下面全
体に延在形成することが望ましい。
にて形成するものである。この場合上記窒化膜は上記配
線のエレクトロマイグレーションによる断線（以下単に
ＥＭＤとも称する）を防止するため、上記配線の下面全
体に延在形成することが望ましい。
上記した手段によれば、開口内に埋め込まれた電極の下
層に形成されたバリヤ層は、上記電極及び下層の導電領
域の構成材料が相互に拡散しあうことを防止し、上記電
極及び下層の導電領域の接合部直近の抵抗値の不所望な
増加や、導電領域のリーク電流の不所望な増加を防止す
ることができる。
層に形成されたバリヤ層は、上記電極及び下層の導電領
域の構成材料が相互に拡散しあうことを防止し、上記電
極及び下層の導電領域の接合部直近の抵抗値の不所望な
増加や、導電領域のリーク電流の不所望な増加を防止す
ることができる。
また同様に、開口内に埋め込まれた電極の上層に形成さ
れたバリヤ層は、上記電極及びその上層に形成される導
電領域内のＳｉが相互に拡散しあうことを防止し、上記
ｆｆｉ極及び上層導電領域の接合部直近の抵抗値の不所
望な増加を防止することができる。
れたバリヤ層は、上記電極及びその上層に形成される導
電領域内のＳｉが相互に拡散しあうことを防止し、上記
ｆｆｉ極及び上層導電領域の接合部直近の抵抗値の不所
望な増加を防止することができる。
上記バリヤ層は高融点金属の窒化膜にて成り、拡散定数
が小さいため、熱処理工程中に上記電極酸いは導電領域
の構成材料が上記窒化膜中に侵入して移動できる距離は
、上記電極及び導電領域を接触させた場合に両者の構成
材料が相互に移動できる距離よりも短い。このことが上
記窒化膜に上記バリヤ層としての機能を持たせている。
が小さいため、熱処理工程中に上記電極酸いは導電領域
の構成材料が上記窒化膜中に侵入して移動できる距離は
、上記電極及び導電領域を接触させた場合に両者の構成
材料が相互に移動できる距離よりも短い。このことが上
記窒化膜に上記バリヤ層としての機能を持たせている。
さらに上記窒化膜は配線の下面全体に延在形成され、配
線経路の一部を分担するため、高い電流密度において上
記配線のエレクトロマイグレーション耐性を良好に保ち
、ＥＭＤを防止することができる。
線経路の一部を分担するため、高い電流密度において上
記配線のエレクトロマイグレーション耐性を良好に保ち
、ＥＭＤを防止することができる。
第１図には本発明の一実施例であるバリヤ層を持つ埋め
込み電極を備えたＤＲＡＭの要部の縦断面図が示される
。
込み電極を備えたＤＲＡＭの要部の縦断面図が示される
。
本図に示すＤＲＡＭは、特に制限されないが、Ｐ−型半
導体基板３の上に形成され、同図にはメモリセル領域１
と、例えばアドレスデコーダのような周辺回路領−２が
代表的に示される。上記メモリセル領域１に形成される
メモリセルは、特に制限されないが、１トランジスタ型
とし、Ｎチャンネル型選択ＭＩＳＦＥＴＱｉと、例えば
スタック型蓄積容量素子Ｃｉとによって構成される。
導体基板３の上に形成され、同図にはメモリセル領域１
と、例えばアドレスデコーダのような周辺回路領−２が
代表的に示される。上記メモリセル領域１に形成される
メモリセルは、特に制限されないが、１トランジスタ型
とし、Ｎチャンネル型選択ＭＩＳＦＥＴＱｉと、例えば
スタック型蓄積容量素子Ｃｉとによって構成される。
上記Ｎチャンネル型選択ＭＩＳＦＥＴＱｉはＰ−型半導
体基板３に形成されたＰウェル領域４内に形成されたチ
ャンネルストッパを兼ねるＰ型ポテンシャルバリヤ領域
６上に形成されている。上記Ｎチャンネル型選択Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｉのＮ型半導体領域にて成るソ
ース領域またはドレイン領域８．９は所定の間隔を持っ
てＰ型ポテンシャルバリヤ領域６内に形成され、その間
には酸化シリコン（Ｓ ｉ Ｏ２）より成るゲート絶縁
膜１２を介して多結晶Ｓｉより成るゲート電極１ｏが形
成されている。上記ソース領域またはドレイン領域８ま
たは９は、不純物濃度の高いＮ１型半導体領域８Ａ、９
Ａとチャンネル領域の間に不純物濃度の低いＮ−型半導
体領域８Ｂ、９Ｂが配置されている。
体基板３に形成されたＰウェル領域４内に形成されたチ
ャンネルストッパを兼ねるＰ型ポテンシャルバリヤ領域
６上に形成されている。上記Ｎチャンネル型選択Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｉのＮ型半導体領域にて成るソ
ース領域またはドレイン領域８．９は所定の間隔を持っ
てＰ型ポテンシャルバリヤ領域６内に形成され、その間
には酸化シリコン（Ｓ ｉ Ｏ２）より成るゲート絶縁
膜１２を介して多結晶Ｓｉより成るゲート電極１ｏが形
成されている。上記ソース領域またはドレイン領域８ま
たは９は、不純物濃度の高いＮ１型半導体領域８Ａ、９
Ａとチャンネル領域の間に不純物濃度の低いＮ−型半導
体領域８Ｂ、９Ｂが配置されている。
上記ソース領域またはドレイン領域８または９の表面に
はチタニウムシリサイド（ＴｉＳｉ、）膜２２が形成さ
れている。
はチタニウムシリサイド（ＴｉＳｉ、）膜２２が形成さ
れている。
上記ゲート電極１０上には５ｉｎ２にて成る層間絶縁膜
１１が形成され、上記ゲート電極１０及び上記層間絶縁
膜１１の側面にはＳｉｎ、にて成るサイドウオールスペ
ーサ４０が形成されている。
１１が形成され、上記ゲート電極１０及び上記層間絶縁
膜１１の側面にはＳｉｎ、にて成るサイドウオールスペ
ーサ４０が形成されている。
上記蓄積容量Ｃｉは、上記Ｎチャンネル型選択ＭＩ ５
ＦＥＴＱＩのソース領域またはドレイン領域９に接触す
る多結晶Ｓｉより成る第１電極Ｍ１３と、その上に堆積
されたナイトライドにて成る誘電体膜１４、さらにその
上に形成された多結晶シリコンより成る第２電極層１５
にて構成され。
ＦＥＴＱＩのソース領域またはドレイン領域９に接触す
る多結晶Ｓｉより成る第１電極Ｍ１３と、その上に堆積
されたナイトライドにて成る誘電体膜１４、さらにその
上に形成された多結晶シリコンより成る第２電極層１５
にて構成され。
上記層間絶縁膜１１を介して上記ゲート電極１０上及び
ワード線３２上に延在形成されている。
ワード線３２上に延在形成されている。
尚、７はＳｉの熱酸化膜より成る素子間分離用絶縁膜で
ある。
ある。
周辺回路領域２には、Ｎチャンネル型ＭＩＳＦＥＴＱｎ
、及びＰチャンネル型ＭＩＳＦＥＴＱｐが形成されてお
り、両者はドレイン領域同志が結合されてＣＭＩＳＦＥ
Ｔ （相補型メタル・インシュレート・セミコンダクタ
形式の電界効果型トランジスタ）を形成している。上記
Ｎチャンネル型ＭＩＳＦＥＴＱｎはＰウェル領域４内に
形成されており、上記Ｐチャンネル型ＭＩＳＦＥＴＱＰ
はＰ−型半導体基板３に形成されたＮウェル領域５内に
形成される。
、及びＰチャンネル型ＭＩＳＦＥＴＱｐが形成されてお
り、両者はドレイン領域同志が結合されてＣＭＩＳＦＥ
Ｔ （相補型メタル・インシュレート・セミコンダクタ
形式の電界効果型トランジスタ）を形成している。上記
Ｎチャンネル型ＭＩＳＦＥＴＱｎはＰウェル領域４内に
形成されており、上記Ｐチャンネル型ＭＩＳＦＥＴＱＰ
はＰ−型半導体基板３に形成されたＮウェル領域５内に
形成される。
上記Ｎチャンネル型ＭＩＳＦＥＴＱｎはＮ型半導体領域
にて成るソース領域２６、ドレイン領域２７、及びＳ
ｉ Ｏ，にて成るゲート絶縁膜１２を介して形成された
多結晶Ｓｉより成るゲート電極２８より構成される。上
記ソース領域２６、及びドレイン領域２７は不純物濃度
の高いＮ＋型半導体領域２６Ａ、２７Ａのチャンネル側
端に不純物濃度の低いＮ−型半導体領域２６Ｂ、２７Ｂ
が配置された所謂ＬＤＤ構造となっており、その表面に
はＴｉＳｉ、膜２２が形成されている。また上記ソース
領域２６、及びドレイン領域２７の中央部には第１層目
配線３６Ａ、３６Ｂとの接触抵抗を低減するために不純
物濃度をさらに高めたＮ＋型半導体領域２６Ｃ，２７Ｇ
が形成されている。
にて成るソース領域２６、ドレイン領域２７、及びＳ
ｉ Ｏ，にて成るゲート絶縁膜１２を介して形成された
多結晶Ｓｉより成るゲート電極２８より構成される。上
記ソース領域２６、及びドレイン領域２７は不純物濃度
の高いＮ＋型半導体領域２６Ａ、２７Ａのチャンネル側
端に不純物濃度の低いＮ−型半導体領域２６Ｂ、２７Ｂ
が配置された所謂ＬＤＤ構造となっており、その表面に
はＴｉＳｉ、膜２２が形成されている。また上記ソース
領域２６、及びドレイン領域２７の中央部には第１層目
配線３６Ａ、３６Ｂとの接触抵抗を低減するために不純
物濃度をさらに高めたＮ＋型半導体領域２６Ｃ，２７Ｇ
が形成されている。
上記Ｐチャンネル型ＭＩ ５ＦＥＴＱｐはＰ型半導体領
域にて成るソース領域２９、ドレイン領域３０、及びＳ
ｉ Ｏ，にて成るゲート絶縁膜１２を介して形成され
た多結晶Ｓｉより成るゲート電極３１より構成される。
域にて成るソース領域２９、ドレイン領域３０、及びＳ
ｉ Ｏ，にて成るゲート絶縁膜１２を介して形成され
た多結晶Ｓｉより成るゲート電極３１より構成される。
上記ゲート電極２８．３１上にはＳ ｉ Ｏ，にて成る
層間絶縁膜１１が、また上記ゲート電極２８．３１及び
上記層間絶縁膜１１側面にはＳｉＯ□にて成るサイドウ
オールスペーサ４０が形成されている。上記ソース領域
２９及びドレイン領域３ｏは、不純物濃度の高いＰ＋型
半導体領域、２９Ａ、３０Ａのチャンネル側端に不純物
濃度の低いＰ−型半導体領域、２９Ｂ。
層間絶縁膜１１が、また上記ゲート電極２８．３１及び
上記層間絶縁膜１１側面にはＳｉＯ□にて成るサイドウ
オールスペーサ４０が形成されている。上記ソース領域
２９及びドレイン領域３ｏは、不純物濃度の高いＰ＋型
半導体領域、２９Ａ、３０Ａのチャンネル側端に不純物
濃度の低いＰ−型半導体領域、２９Ｂ。
３０Ｂが配置された所謂ＬＤＤ構造となっており。
その表面にはＴｉ５ｉｚ膜２２が形成されている。
また上記ソース領域２９及びドレイン領域３０の中央部
には第１層目配線３６Ｂ、３６Ｃ：どの接触抵抗を低減
するために不純物濃度をさらに高めたＰ＋型半導体領域
２９Ｃ，３０Ｃが形成されている。
には第１層目配線３６Ｂ、３６Ｃ：どの接触抵抗を低減
するために不純物濃度をさらに高めたＰ＋型半導体領域
２９Ｃ，３０Ｃが形成されている。
上記メモリセル及び周辺回路は、Ｓｉｎ、にて成る保護
膜１６にて覆われ、さらにその上層にはボロンを含むリ
ンガラス（Ｂ Ｐ Ｓ Ｇ）膜より成る絶縁膜１７が平
坦に形成されている。上記ソース領域またはドレイン領
域８、ソース領域２６．２９、及びドレイン領域２７．
３０上の上記絶縁膜１７の所要部分にはコンタクトホー
ル１７Ａ−Ｆが開口されている。上記コンタクトホール
底面にはチタニウムナイトライド（Ｔ ｉ Ｎ）膜２３
が形成され、さらにその上のコンタクトホール内部には
ＷＳｉ、にて成る電極２４が上記絶縁膜１７とほぼ而−
に埋め込まれている。上記ＴｉＮ膜２３は下層に形成さ
れた上記Ｔ ｉ Ｓ ｉ、膜２２を窒化させて形成する
ものである。上記Ｔ ｉ Ｎ膜２３は拡散定数が小さく
、上記Ｔ ｉ Ｎ膜２３に隣接する上記ＷＳｉ２電極２
４または上記半導体領域８゜２６．２７，２９．３０の
構成材料が、熱処理工程中に上記ＴｉＮ膜２膜内３内動
できる距離も短いため、上記ＴｉＮ膜２３は上記ＷＳｉ
、電極２４とその下層に形成された半導体領域との間で
の構成材料の相互拡散を防止するバリヤ層として働く。
膜１６にて覆われ、さらにその上層にはボロンを含むリ
ンガラス（Ｂ Ｐ Ｓ Ｇ）膜より成る絶縁膜１７が平
坦に形成されている。上記ソース領域またはドレイン領
域８、ソース領域２６．２９、及びドレイン領域２７．
３０上の上記絶縁膜１７の所要部分にはコンタクトホー
ル１７Ａ−Ｆが開口されている。上記コンタクトホール
底面にはチタニウムナイトライド（Ｔ ｉ Ｎ）膜２３
が形成され、さらにその上のコンタクトホール内部には
ＷＳｉ、にて成る電極２４が上記絶縁膜１７とほぼ而−
に埋め込まれている。上記ＴｉＮ膜２３は下層に形成さ
れた上記Ｔ ｉ Ｓ ｉ、膜２２を窒化させて形成する
ものである。上記Ｔ ｉ Ｎ膜２３は拡散定数が小さく
、上記Ｔ ｉ Ｎ膜２３に隣接する上記ＷＳｉ２電極２
４または上記半導体領域８゜２６．２７，２９．３０の
構成材料が、熱処理工程中に上記ＴｉＮ膜２膜内３内動
できる距離も短いため、上記ＴｉＮ膜２３は上記ＷＳｉ
、電極２４とその下層に形成された半導体領域との間で
の構成材料の相互拡散を防止するバリヤ層として働く。
このため上記ＷＳｉ、電極２４とその下層に形成された
半導体領域との接合部直近の抵抗値が増大することを防
止できるとともに、上記ＷＳｉｔ電極２４中のＷが上記
半導体領域内に拡散し、上記半導体領域のリーク電流量
が不所望に増加することを防止できる。
半導体領域との接合部直近の抵抗値が増大することを防
止できるとともに、上記ＷＳｉｔ電極２４中のＷが上記
半導体領域内に拡散し、上記半導体領域のリーク電流量
が不所望に増加することを防止できる。
上記コンタクトホール１７Ａ−Ｆ内に埋め込まれたＷＳ
ｉ２電極２４を介して上記ソース領域またはドレイン領
域８．ソース領域２６、ドレイン領域２７．３０、及び
ソース領域２９に接触するようＡ１配線２５Ａ−Ｂ、３
６Ａ−Ｃが形成されている。上記ＷＳｉ２電極２４上層
にはＴｉＮ膜２３が形成されており、上記ＴｉＮ１２３
は上記Ａ１配線２５Ａ−Ｂ、３６Ａ−Ｃの下面全体に延
在形成されている。上記ＴｉＮ膜２３は拡散定数が小さ
く、上記ＴｉＮ膜２３に隣接する電極またはＡ１配線の
Ｓｉが、熱処理工程中に上記ＴｉＮ膜２膜内３内動でき
る距離も短いため、上記Ａｌ配線２５Ａ−Ｂ、３６Ａ−
Ｃと上記ＷＳｉ、電極２４との間でのＳｉの相互拡散を
防止するバリヤ層として働き、両者の接合部直近の抵抗
値が増大することを防止できる。また上記Ａｌ配線２５
Ａ〜Ｂ、３６Ａ−Ｃの下層に形成した上記ＴｉＮ膜２３
が電流経路の一部を担うため、比較的高い電流密度にお
いても当該Ａ１配線のエレクトロマイグレーション耐性
を良好に保ち、ＥＭＤの発生を抑止できる。上記第１層
目ＡＩ配ａ２５Ａは上記メモリセルの蓄積容量Ｃｉにデ
ータの書き込み／読み出しをおこなうビット線として働
く、また。
ｉ２電極２４を介して上記ソース領域またはドレイン領
域８．ソース領域２６、ドレイン領域２７．３０、及び
ソース領域２９に接触するようＡ１配線２５Ａ−Ｂ、３
６Ａ−Ｃが形成されている。上記ＷＳｉ２電極２４上層
にはＴｉＮ膜２３が形成されており、上記ＴｉＮ１２３
は上記Ａ１配線２５Ａ−Ｂ、３６Ａ−Ｃの下面全体に延
在形成されている。上記ＴｉＮ膜２３は拡散定数が小さ
く、上記ＴｉＮ膜２３に隣接する電極またはＡ１配線の
Ｓｉが、熱処理工程中に上記ＴｉＮ膜２膜内３内動でき
る距離も短いため、上記Ａｌ配線２５Ａ−Ｂ、３６Ａ−
Ｃと上記ＷＳｉ、電極２４との間でのＳｉの相互拡散を
防止するバリヤ層として働き、両者の接合部直近の抵抗
値が増大することを防止できる。また上記Ａｌ配線２５
Ａ〜Ｂ、３６Ａ−Ｃの下層に形成した上記ＴｉＮ膜２３
が電流経路の一部を担うため、比較的高い電流密度にお
いても当該Ａ１配線のエレクトロマイグレーション耐性
を良好に保ち、ＥＭＤの発生を抑止できる。上記第１層
目ＡＩ配ａ２５Ａは上記メモリセルの蓄積容量Ｃｉにデ
ータの書き込み／読み出しをおこなうビット線として働
く、また。
上記第１層目のＡｌ配線３６Ｂは周辺ＭＩ Ｓ ＦＥＴ
Ｑ ｎ ｅ Ｑ ｐのドレイン領域２７．３０を結合
する接続電極として働く。
Ｑ ｎ ｅ Ｑ ｐのドレイン領域２７．３０を結合
する接続電極として働く。
次に、第１図に示されるコンタクトホールの製造工程を
第２図（ａ）〜（ｆ）に基づいて説明する。
第２図（ａ）〜（ｆ）に基づいて説明する。
第２図（ａ）に示すように、所定の工程を経てＰ−型半
導体基板３内に形成されたＰ型ポテンシャルバリヤ領域
６表面にＮ＋型半導体領域５ｏが形成されている。上記
Ｎ＋型半導体領域５０は上記Ｐ型ポテンシャルバリヤ領
域６表面に形成されたＳｉＯ□にて成る素子間分離用絶
縁膜７をマスクとしてＮ型不純物を高濃度に導入して形
成する。
導体基板３内に形成されたＰ型ポテンシャルバリヤ領域
６表面にＮ＋型半導体領域５ｏが形成されている。上記
Ｎ＋型半導体領域５０は上記Ｐ型ポテンシャルバリヤ領
域６表面に形成されたＳｉＯ□にて成る素子間分離用絶
縁膜７をマスクとしてＮ型不純物を高濃度に導入して形
成する。
上記不純物にはＰ（またはＡ ｓ ）を用い、イオン打
ち込み法にて導入する。
ち込み法にて導入する。
次に第２図（ｂ）に示すように、上記Ｎ＋型半導体領域
５０表面にＴｉＳｉ、膜２２を堆積させる。ＴｉＳｉ、
膜を堆積させるにはまずスパンタ法にてチタニウム（Ｔ
ｉ）を堆積させ、アルゴン（Ａｒ）と窒素（Ｎ２）の混
合気体中にて約６００ ［”Ｃ］の温度にてアニールす
ることにより上記Ｔｉと下層の半導体領域のＳｉとを反
応させる方法が用いられる。この時Ｓｉｎ、にて成る上
記素子間分離用絶縁膜７上に堆積されたＴｉはチタニウ
ムナイトライド（ＴｉＮ）となるが、過酸化水素水（Ｈ
，Ｏ，）中水酸化アンモニウム（ＮＨ４０Ｈ）の希釈液
にて除去する。
５０表面にＴｉＳｉ、膜２２を堆積させる。ＴｉＳｉ、
膜を堆積させるにはまずスパンタ法にてチタニウム（Ｔ
ｉ）を堆積させ、アルゴン（Ａｒ）と窒素（Ｎ２）の混
合気体中にて約６００ ［”Ｃ］の温度にてアニールす
ることにより上記Ｔｉと下層の半導体領域のＳｉとを反
応させる方法が用いられる。この時Ｓｉｎ、にて成る上
記素子間分離用絶縁膜７上に堆積されたＴｉはチタニウ
ムナイトライド（ＴｉＮ）となるが、過酸化水素水（Ｈ
，Ｏ，）中水酸化アンモニウム（ＮＨ４０Ｈ）の希釈液
にて除去する。
次に第２１Ｗ （ｃ）に示すように、上記基板３上にＢ
ＰＳＧ絶縁膜１７を堆積した後、上記Ｎ中型半導体領域
５０上の上記ＢＰＳＧ絶縁膜１７の所要部分にコンタク
トホール１７Ｇを開口する。さらに熱窒化をおこない、
上記コンタクトホール１７Ｇ底面に露出しているＴｉＳ
ｉ、膜２２表面にＴｉＮ膜２膜製３成する。上記熱窒化
工程は９００ ［’Ｃ］以上の温度のＮ２雰囲気中にて
おこなうものである。上記ＴｉＮ膜２３は拡散定数が小
さいため、下層に形成されたＮ１型半導体領域５０と、
上層に形成される埋め込み電極との間の構成材料の相互
拡散を防止するバリヤ層として働き、両者の接合部直近
の抵抗値が不所望に増大することを防止するとともに、
上記埋め込み電極中の構成材料が上記Ｎ＋型半導体領域
５０内に拡散して上記Ｎ“型半導体領域５０のリーク電
流量が不所望に増大することを防止する。
ＰＳＧ絶縁膜１７を堆積した後、上記Ｎ中型半導体領域
５０上の上記ＢＰＳＧ絶縁膜１７の所要部分にコンタク
トホール１７Ｇを開口する。さらに熱窒化をおこない、
上記コンタクトホール１７Ｇ底面に露出しているＴｉＳ
ｉ、膜２２表面にＴｉＮ膜２膜製３成する。上記熱窒化
工程は９００ ［’Ｃ］以上の温度のＮ２雰囲気中にて
おこなうものである。上記ＴｉＮ膜２３は拡散定数が小
さいため、下層に形成されたＮ１型半導体領域５０と、
上層に形成される埋め込み電極との間の構成材料の相互
拡散を防止するバリヤ層として働き、両者の接合部直近
の抵抗値が不所望に増大することを防止するとともに、
上記埋め込み電極中の構成材料が上記Ｎ＋型半導体領域
５０内に拡散して上記Ｎ“型半導体領域５０のリーク電
流量が不所望に増大することを防止する。
次に第２図（ｄ）に示すように、ＣＶＤ法を用いて上記
ＢＰＳＧ絶縁膜１７上面にＷＳｉ、膜５３を全面堆積さ
せる。この時上記コンタクトホール１７Ｇは上記ＷＳｉ
２膜５３により埋められる。
ＢＰＳＧ絶縁膜１７上面にＷＳｉ、膜５３を全面堆積さ
せる。この時上記コンタクトホール１７Ｇは上記ＷＳｉ
２膜５３により埋められる。
上記ＷＳｉ、を堆積させるには、六フッ化タングステン
（ｗＦａ）と水素シリコン（ＳｉＨ，）を用いて約４０
０［’Ｃ］の温度下で約２００［ｍＴ。
（ｗＦａ）と水素シリコン（ＳｉＨ，）を用いて約４０
０［’Ｃ］の温度下で約２００［ｍＴ。
ｒｒｌの圧力の条件のもとでおこなう。
次に第２図（ｅ）に示すようにエッチバックをおこない
、上記ＢＰＳＧＭ縁膜１７上面のＷＳｉ２膜５３を除去
する。この時上記コンタクトホール１７Ｇ内に残ったＷ
Ｓｉ、により電極２４が形成される。このような方法を
ブランケット方式と呼ぶ。
、上記ＢＰＳＧＭ縁膜１７上面のＷＳｉ２膜５３を除去
する。この時上記コンタクトホール１７Ｇ内に残ったＷ
Ｓｉ、により電極２４が形成される。このような方法を
ブランケット方式と呼ぶ。
次に第２図（ｆ）に示すように上記ＷＳｉ２ｔ！ｉ極２
４上に配線３６Ｇを形成する。まず上記ＢＰＳＧ絶縁膜
１７上面にＴｉＮ膜及びＡ１膜を全面堆積させる。上記
ＴｉＮ膜は反応性スパッタリング法を用いて、温度２０
０［℃コ、圧力９［ｍＴ。
４上に配線３６Ｇを形成する。まず上記ＢＰＳＧ絶縁膜
１７上面にＴｉＮ膜及びＡ１膜を全面堆積させる。上記
ＴｉＮ膜は反応性スパッタリング法を用いて、温度２０
０［℃コ、圧力９［ｍＴ。
ｒｒｌのＡｒとＮ２の混合気中にて、ターゲットパワー
２ ［Ｋｗコをかけることによって堆積させる。
２ ［Ｋｗコをかけることによって堆積させる。
次にフォトリングラフィ技術を用いて、上記ＴｉＮ膜２
３及びＡ１膜を重ね切りし、所要の形状を持つ配線３６
Ｇを形成する。上記ＴｉＮ膜２３は拡散定数が小さいた
め、上記Ａ１配線３６Ｇと上記ＷＳｉ２電極２４との間
のＳｉの相互拡散を防止するバリヤ層として働き、両者
の接合部直近の抵抗値が不所望に増加することを防止す
る。また上記ＴｉＮ膜２３と上記Ａ１配線３６Ｇとは重
ね切りされているため、Ａ１に較べて融点の高い上記Ｔ
ｉＮ膜２３が電流経路の一部を分担することになり、比
較的高い電流密度においても上記Ａ１配線３６Ｇは良好
なエレクトロマイグレーション耐性を保ち、ＥＭＤの発
生も防止できる。
３及びＡ１膜を重ね切りし、所要の形状を持つ配線３６
Ｇを形成する。上記ＴｉＮ膜２３は拡散定数が小さいた
め、上記Ａ１配線３６Ｇと上記ＷＳｉ２電極２４との間
のＳｉの相互拡散を防止するバリヤ層として働き、両者
の接合部直近の抵抗値が不所望に増加することを防止す
る。また上記ＴｉＮ膜２３と上記Ａ１配線３６Ｇとは重
ね切りされているため、Ａ１に較べて融点の高い上記Ｔ
ｉＮ膜２３が電流経路の一部を分担することになり、比
較的高い電流密度においても上記Ａ１配線３６Ｇは良好
なエレクトロマイグレーション耐性を保ち、ＥＭＤの発
生も防止できる。
本願において「導電領域」とは、半導体基板上に形成さ
れたＮ型、或いはＰ型の半導体領域、及び開口上層また
は下層に形成された配線を示すものとする。また本願に
おいて「開口」とは、コンタクトホールまたはスルーホ
ールを示すものとする。
れたＮ型、或いはＰ型の半導体領域、及び開口上層また
は下層に形成された配線を示すものとする。また本願に
おいて「開口」とは、コンタクトホールまたはスルーホ
ールを示すものとする。
上記実施例によれば、以下の作用効果を得るものである
。
。
（１）コンタクトホール１７Ａ−Ｆ底面に形成されたＴ
ｉＮ膜２３は拡散定数が小さいため、隣接する電極２４
の構成材料と、ソース領域またはドレイン領域８，２６
，２７，２９．３０の構成材料とが熱処理工程中にＴｉ
Ｎ膜２膜内３内入して移動できる距離は、上記電極２４
．及び上記ソース領域またはドレイン領域を接触さ′せ
た場合にそれぞれの構成材料が相互に移動できる距離よ
りも短い。このため、上記ＴｉＮ膜２３は、上記半導体
領域８，２６，２７，２９．３０と上記ＷＳｉ２電極２
４との間での構成材料の相互拡散を防止するバリヤ層と
して働き、上記ＷＳｉ、電極２４への上記半導体領域か
らのＳｉの流入による接合部直近の抵抗値の不所望な増
加を防止するとともに、上記半導体領域への上記ＷＳｉ
２電極２４からのＷの流入による上記半導体領域８，２
６．２７．２９．３０のリーク電流の不所望な増加を防
止できる。
ｉＮ膜２３は拡散定数が小さいため、隣接する電極２４
の構成材料と、ソース領域またはドレイン領域８，２６
，２７，２９．３０の構成材料とが熱処理工程中にＴｉ
Ｎ膜２膜内３内入して移動できる距離は、上記電極２４
．及び上記ソース領域またはドレイン領域を接触さ′せ
た場合にそれぞれの構成材料が相互に移動できる距離よ
りも短い。このため、上記ＴｉＮ膜２３は、上記半導体
領域８，２６，２７，２９．３０と上記ＷＳｉ２電極２
４との間での構成材料の相互拡散を防止するバリヤ層と
して働き、上記ＷＳｉ、電極２４への上記半導体領域か
らのＳｉの流入による接合部直近の抵抗値の不所望な増
加を防止するとともに、上記半導体領域への上記ＷＳｉ
２電極２４からのＷの流入による上記半導体領域８，２
６．２７．２９．３０のリーク電流の不所望な増加を防
止できる。
（２）上記ＷＳｉ２電極２４の上層に形成されたＴ ｉ
Ｎ膜２３は、（１）に記したと同じ理由により、上記
ＷＳｉ２電極２４とその上層に形成されたＡ１配線２５
Ａ、Ｂ、３６Ａ−Ｃとの間のＳｉの相互拡散を防止する
バリヤ層として働き５両者の接合部直近の抵抗値の不所
望な増加を防止できる。
Ｎ膜２３は、（１）に記したと同じ理由により、上記
ＷＳｉ２電極２４とその上層に形成されたＡ１配線２５
Ａ、Ｂ、３６Ａ−Ｃとの間のＳｉの相互拡散を防止する
バリヤ層として働き５両者の接合部直近の抵抗値の不所
望な増加を防止できる。
（３）上記コンタクトホール１７Ａ−Ｆの上部に形成さ
れたＴｉＮ膜２３は、上記Ａｌ配線２５Ａ〜Ｂ、３６Ａ
−Ｃの下面全体に延在形成されて電流経路の一部を分担
するため、比較的高い電流密度においても上記配線のエ
レクトロマイグレーション耐性を良好に保ち、当該配線
におけるＥＭＤの発生を防止できる。
れたＴｉＮ膜２３は、上記Ａｌ配線２５Ａ〜Ｂ、３６Ａ
−Ｃの下面全体に延在形成されて電流経路の一部を分担
するため、比較的高い電流密度においても上記配線のエ
レクトロマイグレーション耐性を良好に保ち、当該配線
におけるＥＭＤの発生を防止できる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能である事は言うまでもない。
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能である事は言うまでもない。
例えば１本実施例では上記埋め込み電極材料にはＷＳｉ
、を採用したが、必ずしもこれに限定されるものではな
く、Ｗなどの高融点金属を採用してもよい。
、を採用したが、必ずしもこれに限定されるものではな
く、Ｗなどの高融点金属を採用してもよい。
また本実施例ではコンタクトホールに電極を埋め込む方
法としてブランケット方式を採用したが、必ずしもこれ
に限定されるものではなく、例えばＷのように選択ＣＶ
Ｄ法にて選択的に堆積させ得る導電領域をコンタクトホ
ール内にのみ堆積させる方法を採用することもできる。
法としてブランケット方式を採用したが、必ずしもこれ
に限定されるものではなく、例えばＷのように選択ＣＶ
Ｄ法にて選択的に堆積させ得る導電領域をコンタクトホ
ール内にのみ堆積させる方法を採用することもできる。
さらに本実施例ではバリヤ層としてＴｉＮを採用したが
、必ずしもこれに限定されるものではなく、Ｗ、モリブ
デン（ＭＯ）等の高融点金属の窒化膜を適宜採用するこ
とができる。
、必ずしもこれに限定されるものではなく、Ｗ、モリブ
デン（ＭＯ）等の高融点金属の窒化膜を適宜採用するこ
とができる。
本実施例においては、バリヤ層はコンタクトホール部に
のみ形成したが、同様の工程にてスルーホール部に形成
することもできる。その場合は下層の配線の材質を高融
点金属または多結晶Ｓｉ等の耐熱性のものにする必要が
ある。
のみ形成したが、同様の工程にてスルーホール部に形成
することもできる。その場合は下層の配線の材質を高融
点金属または多結晶Ｓｉ等の耐熱性のものにする必要が
ある。
以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるＤＲＡＭに適用す
る場合について説明したが、本発明はそれに限定される
ものではなく、ＳＲＡＭや論理ＬＳＩ等の半導体集積回
路装置に広く利用することができる。本発明は少なくと
もコンタクトホール、或いはスルーホールに電極を埋め
込む条件のものに適用することができる。
を、その背景となった利用分野であるＤＲＡＭに適用す
る場合について説明したが、本発明はそれに限定される
ものではなく、ＳＲＡＭや論理ＬＳＩ等の半導体集積回
路装置に広く利用することができる。本発明は少なくと
もコンタクトホール、或いはスルーホールに電極を埋め
込む条件のものに適用することができる。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば下記の通りである
。
って得られる効果を簡単に説明すれば下記の通りである
。
すなわち電極を埋め込んだ開口において、上記電極及び
上記電極下層に形成された導電領域の間には、上記電極
及び導電領域の間での構成材料の相互拡散を防止するた
めのバリヤ層が形成されているため、上記電極及び上記
導電領域の接合部直近の抵抗値の不所望な増加を防止で
きるとともに上記導電領域のリーク電流量の不所望な増
加を防止できるという効果がある。
上記電極下層に形成された導電領域の間には、上記電極
及び導電領域の間での構成材料の相互拡散を防止するた
めのバリヤ層が形成されているため、上記電極及び上記
導電領域の接合部直近の抵抗値の不所望な増加を防止で
きるとともに上記導電領域のリーク電流量の不所望な増
加を防止できるという効果がある。
また上記電極と当該電極上層に形成された導電領域との
間にも上記バリヤ層が形成されているため、上記電極及
び上記導電領域の接合部直近の抵抗値の不所望な増加を
防止できるという効果がある。
間にも上記バリヤ層が形成されているため、上記電極及
び上記導電領域の接合部直近の抵抗値の不所望な増加を
防止できるという効果がある。
上記バリヤ層として、形成材料拡散に対する防止力が特
に強い高融点金属の窒化膜を利用することにより、上記
効果を一層高めることができる。
に強い高融点金属の窒化膜を利用することにより、上記
効果を一層高めることができる。
しかも上記埋め込み電極上層に形成された上記窒化膜は
、上記導電領域の下面全体に延在形成されて電流経路の
一部を分担しているため、当該導電領域におけるＥＭＤ
の発生を抑止できるという効果がある。
、上記導電領域の下面全体に延在形成されて電流経路の
一部を分担しているため、当該導電領域におけるＥＭＤ
の発生を抑止できるという効果がある。
第１図は本発明の一実施例であるコンタクトホールを備
えたＤＲＡＭの要部を示す縦断面図、第２図（ａ）〜（
ｆ）は第１図に示すコンタクトホールの製造工程の一例
を順次示す縦断面図である。 ３・・・Ｐ型半導体基板、８，９・・・ソース領域また
はドレイン領域、１７・・・ＢＰＳＧ絶縁膜、１７Ｇ・
・・コンタクトホール、２２・・・ＴｉＳｉ、膜、２３
・・・ＴｉＮ膜、２４・・・ＷＳｉ２電極、２６．２９
・・・ソース領域、２７．３０・・・ドレイン領域、５
０・・・Ｎ“型半導体領域。 第 ２ 図
えたＤＲＡＭの要部を示す縦断面図、第２図（ａ）〜（
ｆ）は第１図に示すコンタクトホールの製造工程の一例
を順次示す縦断面図である。 ３・・・Ｐ型半導体基板、８，９・・・ソース領域また
はドレイン領域、１７・・・ＢＰＳＧ絶縁膜、１７Ｇ・
・・コンタクトホール、２２・・・ＴｉＳｉ、膜、２３
・・・ＴｉＮ膜、２４・・・ＷＳｉ２電極、２６．２９
・・・ソース領域、２７．３０・・・ドレイン領域、５
０・・・Ｎ“型半導体領域。 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、層間絶縁膜の上層及び下層には導電領域が形成され
、上記層間絶縁膜には上記上層及び下層の導電領域を電
気的に接続するための電極を埋め込んだ開口が形成され
ており、上記電極及び上記下層の導電領域の間には両者
の構成材料の相互拡散を防止するためのバリヤ層が形成
されている半導体集積回路装置。 ２、層間絶縁膜の上層及び下層には導電領域が形成され
、上記層間絶縁膜には上記上層及び下層の導電領域を電
気的に接続するための電極を埋め込んだ開口が形成され
ており、上記電極及び上記上層の導電領域との間には両
者の構成材料の相互拡散を防止するためのバリヤ層が形
成されている半導体集積回路装置。 ３、上記バリヤ層はアルミニウムより融点の高い金属の
窒化膜にて形成されている請求項１または２記載の半導
体集積回路装置。 ４、上記窒化膜は上記上層の導電領域下面の所要部分に
延在形成されている請求項３記載の半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP254789A JPH02181920A (ja) | 1989-01-09 | 1989-01-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP254789A JPH02181920A (ja) | 1989-01-09 | 1989-01-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181920A true JPH02181920A (ja) | 1990-07-16 |
Family
ID=11532406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP254789A Pending JPH02181920A (ja) | 1989-01-09 | 1989-01-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181920A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03280424A (ja) * | 1990-03-28 | 1991-12-11 | Sony Corp | 半導体装置の製造方法 |
| JP2010517280A (ja) * | 2007-01-24 | 2010-05-20 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 電子的構成部材 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6343349A (ja) * | 1986-08-08 | 1988-02-24 | Matsushita Electric Ind Co Ltd | 多層薄膜配線及びその形成方法 |
| JPS63142835A (ja) * | 1986-11-28 | 1988-06-15 | シーメンス、アクチエンゲゼルシヤフト | 集積半導体回路とその製法 |
| JPS63237059A (ja) * | 1987-03-26 | 1988-10-03 | Fuji Photo Film Co Ltd | ハロゲン化銀カラ−写真感光材料の処理方法 |
-
1989
- 1989-01-09 JP JP254789A patent/JPH02181920A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6343349A (ja) * | 1986-08-08 | 1988-02-24 | Matsushita Electric Ind Co Ltd | 多層薄膜配線及びその形成方法 |
| JPS63142835A (ja) * | 1986-11-28 | 1988-06-15 | シーメンス、アクチエンゲゼルシヤフト | 集積半導体回路とその製法 |
| JPS63237059A (ja) * | 1987-03-26 | 1988-10-03 | Fuji Photo Film Co Ltd | ハロゲン化銀カラ−写真感光材料の処理方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03280424A (ja) * | 1990-03-28 | 1991-12-11 | Sony Corp | 半導体装置の製造方法 |
| JP2010517280A (ja) * | 2007-01-24 | 2010-05-20 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 電子的構成部材 |
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