JPH02177195A - ２ポートスタテックｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ メモリセルアレイに対し２組の独立なワード線及びビッ
ト線を接続した２ポ一トスタテツクＲＡＭに関し、 リードサイクルをより短くし、しかも、より高集積化す
ることを可能にすることを目的とし、記憶素子としての
複数のフリップフロップと、該フリップフロップと第１
ビット線との間に接続され、制御端子に第１ワード線が
接続された第１転送ゲートと、該第２ワード線を介し該
第１転送ゲートを開閉する第１アドレス選択手段と、該
フリップフロップと第２ビット線との間に接続され、制
御端子に第２ワード線が接続された第２転送ゲートと、
該第２ワード線を介し該第２転送ゲートを開閉する第２
アドレス選択手段とを有し、クロック信号に同期して該
ビット線を周期的にプリチャージした後かつ該転送ゲー
トを開いた後の該ビット線の電圧レベルを検出して該フ
リップフロップの記憶状態を読み出す２ポートスタテッ
クＲＡＭにおいて、該第１アドレス選択手段による該第
１転送ゲートの開時間と該第２アドレス選択手段による
該第２転送ゲートの開時間とをずらせて両開時間が重な
らないように構成している。

し産業上の利用分野］ 本発明はメモリセルアレイに対し２組の独立なワード線
及びビット線を接続した２ポートスタテックＲＡＭに関
する。

［従来の技術］ この種の２ポ一トスタテツクＲＡＭは例えばキャッシュ
メモリのＴＡＧ部分に用いられており、この場合、一方
の組のワード線及びビット線はＭＰＵとの関係で用いら
れ、他方の組のワード線及びビット線はメインメモリと
の関係で用いられている。

第４図は２ポートスタテックＲＡＭのメモリセルを示す
。記憶素子としてのフリップフロップＦは、ＣＭＯＳイ
ンバータｌの出力端子をＣＭＯＳインバータ２の入力端
子に接続し、Ｃ１１ＯＳインバータ２の出力端子をｃｍ
ｏｓインバータ１の入力端子に接続して構成されている
。ＣＭＯＳインバータ！の入力端子は転送ゲート１Ｏ１
１６を介してそれぞれ第１ビット線Ｂ００、第２ビット
線Ｂ、に接続され、転送ゲート１０．＋６の制御端子は
それぞれ第１ワード線Ｗ１、第２ワード線Ｗ、に接続さ
れている。また、Ｃ１１０Ｓインバータｌの出力端子は
転送ゲート３４を介して第１ビット線Ｂ、に接続され、
転送ゲート３４の制御端子は第１ワード線ＷＩに接続さ
れている。

第３図は第４図に示すメモリセルの動作のタイミングチ
ャートを示す。

最初に、第１ビット線Ｂ１゜、Ｂ１１及び第２ビット線
Ｂｙがプリチャージされてこれらのビット線の電圧がハ
イレベルになる。第１ワード線Ｗ１と第２ワード線Ｗ、
は互いに独立に選択される。例えば第１ワード線Ｗ１の
みが選択された場合には、ケなわち第１ワード線Ｗ、の
電圧がハイレベルにされ第２ワード線Ｗｔの電圧がロウ
レベルのままにされた場合には、転送ゲート１０及び３
４が開かれる。ここで、フリップフロップＦの記憶状態
は、例えばＣＭＯＳインバータｌの出力がハイレベルで
Ｃ１１ｌＯＳインバータ２の出力がロウレベルであると
すると、第１ビット線Ｂ　＋ａ上の電荷は転送ゲート１
０及びＣＭＯＳインバータ２のＮｌｌ０Ｓ　トランジス
タを通ってアース側に放電されるが、第１ビット線Ｂ　
Ｉ　Ｉ上の電荷は放電されない。したがって、第１ワー
ド線Ｗｌの電圧をハイレベルにした（アサートした）後
に第１ビット線Ｂ１゜、Ｂ、の少なくとも一方の電圧レ
ベルを検出すればフリップフロップＦの記憶状態を読み
出すことができる。同様に、第２ワード線Ｗ、が選択さ
れた場合には、その後の第２ビット線Ｂ、の電圧レベル
を検出するごとによりフリップフロップＦの記憶状態を
読み出すことができる。

［発明が解決しようとする課題］ しかし、第１ワード線ＷＩ及び第２ワード線Ｗ。

が同時に選択された場合には、第１ビット線Ｂ＋。

及び第２ビット線Ｂ、にプリチャージされた電荷がそれ
ぞれ転送ゲート１０．＋２を通って合流し、ＣＭＯＳイ
ンバータ２のＮＭＯＳトランジスタを通ってアース側に
放電されるので、放電時間が一方のみのワード線を選択
した場合の約２倍になり、ワード線選択後フリップフロ
ップＦの記憶状態が続出可能になるまでの待ち時間が長
くなる。このような最悪条件がまれにしか発生しないと
しても、最悪条件下でフリップフロップＦの記憶状態を
続出可能にする必要があるため、結果としてリードサイ
クルが長くなる。しかも、前記合流を考慮してフリップ
フロップＦのドライブ能力を大きくする必要があるため
、２ボ一トスタテブクＲＡＭの高集積化が妨げられる。

本発明の目的は、上記間麗点に鑑み、リードサイクルを
短くすることができ、しかも、より高集積化が可能にな
る２ポートスタテックＲＡＭを提供することにある。

に同期して該ビット線を１１期的にプリチャージした後
かつ該転送ゲートを開いた後の該ビット線の電圧レベル
を積出して該フリップフロップの記憶状態を読み出す２
ボートスタテツクＩｔ　Ａ　Ｍにおいて、該第１アドレ
ス選択手段による該第１転送ゲートの開時間と該第２ア
ドレス選択手段による該第２転送ゲートの開時間とをず
らせて両開時間が重ならないように構成している。

［課題を解決するための手段］ この目的を達成するために、本発明では、記憶素子とし
ての複数のフリップフロップと、該フリップフロップと
第１ビット線との間に接続され、制御端子に第１ワード
線が接続された第１転送ゲートと、該第１ワード線を介
し該第１転送ゲートを開閉する第１アドレス選択手段と
、該フリップフロップと第２ビット線との間に接続され
、制御端子に第２ワード線が接続された第２転送ゲート
と、該第２ワード線を介し該第２転送ゲートを開閉する
第２アドレス選択手段とを有し、クロック信号［作用コ 同一フリップフロップに対する第１ワード線及び第２ワ
ード線が同時に選択されないので、第１ビット線及び第
２ビット線にプリチャージされた電荷がそれぞれ転送ゲ
ートを通って合流し同一の７リツプフロツプに流れるこ
とがなく、ワード線選択後フリップフロップの記憶状態
が続出可能になるまでの待ち時間をより短くすることが
でき、その結果、リードサイクルをより短くすることが
できる。しかし、前記合流が生じないのでフリップフロ
ップのドライブ能力をより小さくすることができ、２ポ
ートスタテックＲＡＭのさらなる高集積化が可能となる
。

Ｉ実施例コ 以下、図面に基づいて本発明の一実施例を説明する。

第１図は例えばキャノユメモリのＴＡＧ部分に用いられ
る２ポートスタテックＲＡＭの要部構成を示す。メモリ
セルアレイは実際には例えば４０行３２列であるが、簡
単化のために、本実施例ではフリップフロップＦ０゜〜
ｐｔｔからなる３行２列のメモリセルアレイを考える。

フリップフロップＦ。。〜ｐｔｔの各々は第４図に示す
フリップフロップＦと同一構成であり、イ・ンバータｌ
の出力端子にインバータ２の入力端子が接続され、イン
バータ２の出力端子にインバータ１の入力端子が接続さ
れて構成されている。

第を列のフリップフロップＦ　６＠、Ｐ　ｒ。、Ｆｌ、
のインバータｌの入力端子は、それぞれ転送ゲート１０
．１２．１４を介して第１ビット線Ｂａａに共通に接続
され、また、転送ゲート１６．１８．２０を介して第２
ビット線Ｂ、に共通に接続されている。第１ビット線Ｂ
１゜の一端はデータ続出回路２２に接続され、他端はプ
リチャージゲート２４を介して＋５ｖ電鯨端子に接続さ
れている。このプリチャージゲート２４の制御端子には
インバータ２６が接続されている。同様に、第２ビット
線Ｂ、の一端はデータ続出回路２８に接続され、他端は
プリチャージゲート３０を介して＋５ＶＫ源端子に接続
されている。プリチャージゲート３０の制御端子にはイ
ンバータ３２が接続されている。

フリップフロップＦ２２、Ｆ００、Ｆ００のインバータ
ｌの出力端子には、それぞれ転送ゲート３４．３６．３
８を介して第１ビット線Ｂ、に共通に接続されている。

第１ビット線Ｂ１１の一端はデータ読出回路２２に接続
され、他端はプリチャージゲート４０を介して＋５Ｖ？
Ｉｆ源端子に接続されている。プリチャージゲート４０
の制御端子はプリチャージゲート２４の制御端子に共通
に接続されている。

転送ゲートＩＯ及び転送ゲート３４の制御端子はいずれ
も第１ワード線Ｗ１゜を介してアドレスデコーダ４２に
接続され、転送ゲー）＋６の制御端子は第２−ド線Ｗ０
０を介してアドレスデコーダ４４に接続されている。同
様に、転送ゲート１２及び３６の制御端子は第１ワード
線Ｗ１．を介してアドレスデコーダ４２に接続され、転
送ゲート１８の制御端子は第２ワード線Ｗ、ｌを介して
アドレスデコーダ４４に接続され、転送ゲート１４及び
３８の制御端子は第１ワード線Ｗ１．を介してアドレス
デコーダ４２に接続され、転送ゲート２０の制御端子は
第２ワード線Ｗ１．を介してアドレスデコーダ４４に接
続されている。

第２列のフリップフロップＦｏ１、Ｆ　＋＋、Ｆｔｔは
第１列のフリップフロップＦ０゜、Ｆｌ。、Ｆｔ。と同
様に接続されており、第１列の構成要素の番号に４０を
加えた値を第２列の対応する構成要素の番号としてその
説明を省略する。ただし、第２列の第１ビット線Ｂ、Ｏ
，Ｂ２２は第１列の第１ビット線Ｂｌｅ、Ｂ、に対応し
、第２列の第２ビット線、Ｂ４は第１列の第２ビット線
Ｂ、に対応している。また、ワード線は第１列と第２列
で、各行について共通になっている。

上記の如く構成された２ポートスタテックＲＡＭは、第
２図上段に示す４層りロック信号φ。〜φ、に基づいて
動作する。すなわち、第１組については、インバータ２
６の入力端子にプリチャージのためのクロック信号φ。

が供給される。アドレスデコーダ４２にはクロック信号
φ２、φ、が供給され、アドレスデコーダ４２はアドレ
ス値をデコードして第１ワード線Ｗ２２、Ｗ、１、ＷＩ
、のいずれかを選択し、クロック信号φ７、φ３がハイ
レベルの間、選択されたアドレス線の電圧をハイレベル
にする。また、データ読出回路２２にはクロック信号φ
、が供給され、データ続出回路２２はクロック信号φ、
の立ち上がりで第１ビット線Ｂ１゜、Ｂ１、Ｂ００及び
Ｂ３＋の電圧レベルを検出することにより選択されたワ
ードの記憶データを読み込む。

同様に、第２組については、インバータ３２の入力端子
にプリチャージのためのクロック信号φ。

が供給される。アドレスデコーダ４４にはクロック信号
φ。、φ、が供給され、アドレスデコーダ４４はアドレ
ス値をデコードして第２ワードｔｍ　Ｗ　！。、Ｗ、い
Ｗ２２のいずれかを選択し、クロック信号φ。、φ、が
ハイレベルの間、選択されたアドレス線の電圧をハイレ
ベルにする。また、データ続出回路２８にはクロック信
号φ１が供給され、データ読出回路２８はクロック信号
φ、の立ち上がりで第２ビット線Ｂ、及びＢ４の電圧レ
ベルを検出することにより選択されたワードの記憶デー
タを読み込む。

次に、上記の如く構成された２ポートスタテックＲＡＭ
の動作を第２図に示すタイミングチャートに基づいて説
明する。

クロック信号φ。がハイレベルになると、プリチャージ
ゲート２４．４０及び８０が開き、第１ビット線Ｂｔｏ
、Ｂ　＋　＋、Ｂ３゜、ｎｓ＋がプリチャージされる。

この際、転送ゲート１０〜１４．３４〜３８．５０〜５
４及び７４〜７８は閉じているので、プリチャージされ
た電荷は放電されない。次に、クロック信号φ。がロウ
レベルになりクロック信号φ、がハイレベルになってプ
リチャージ動作が停止しても、これらの転送ゲートが継
続して閉じているので、プリチャージされた電荷は放電
されない。次に、クロック信号φ、がロウレベルになり
クロック信号φ、がハイレベルになると、第１ワード線
Ｗ００が選択されて転送ゲー）１０．３４．５０及び７
４が開く。フリップフロップＦ。。

の記憶状態が“０“であれば、すなわちそのインバータ
２の出力端子の電圧がロウレベルであれば、転送ゲート
１０から７リツプフロツプＦｏｏへ第１ビット線Ｂ　ｔ
ｏ上の電荷が流れて放電され、フリップフロップＦ０゜
の記憶状態が“ｌ“であれば第１ビット線［３ＩＩ上の
電荷が転送ゲート３４を通ってフリップフロップＦ０゜
内へ流れて放電される。フリップフロップＦ、ｌについ
てもフリップフロップＦ。０の場合と同様である。この
際、転送ゲート１６及び５６は閉じており、また、プリ
チャージゲート３０及び７０が開いて第２ビット線Ｂ、
及びＢ４がプリチャージされる。この状態は、次にクロ
ブク信号φ、がロウレベルとなり、クロック信号φ、が
ハイレベルとなっても保持される。一方、クロック信号
φ、の立ち上がりで第１ビット線Ｂ００、Ｂ、１Ｂ００
及びＢｓ＋の電圧レベルがデータ続出回路２２により検
出されて、フリップフロップＦ０゜、Ｆ□の記憶データ
がデータ続出回路２２により読み込まれる。

次に、クロック信号φ、がロウレベルになりクロック信
号φ。がハイレベルになると、第２７−ドＩａｗｔ。が
選択されて転送ゲート１６及び５６が開く。フリップフ
ロップＦ０゜の記憶状態が“０°であれば転送ゲート１
６からフリップフロップＦ００へ第２ビット線Ｂ１上の
電荷が流れて放電され、フリップフロップＦ０゜の記憶
状態が“ｌ“であれば第１ビット線Ｂｌｌ上の電荷は放
電されない。フリップフロップＦ、１についてもフリッ
プフロップＦ００の場合と同様である。この際、転送ゲ
ーｈｌＯ１３４，５０及び７４は閉じており、また、プ
リチャーノゲート２４．４０及び８０が開いて第１ビッ
ト線Ｂ１゜、Ｂ２２、Ｂ３゜及びＢ　Ｓ＋がプリチャー
ジされる。この状態は、次にクロック信号φ。がロウレ
ベルとなり、クロック信号φ、がハイレベルとなっても
保持される。一方、クロック信号φ、の立ち上がりで第
２ビット線Ｂ２２及びＢ４の電圧レベルがデータ続出回
路２８により検出されて、フリップフロップＦ０゜％Ｆ
ＯＴの記憶データがデータ読出回路２８により読み込ま
れる。以下同様である。

本実施例によれば、第１列について、転送ゲー）１０．
３４．５０及び７４が開いているときには転送ゲート１
６及び５６が閉じており、転送ゲート１６及び５６が開
いているときには転送ゲート１０．３４．５０及び７４
か閉じている。したがって、第１ビット線Ｂ１゜と第２
ビット線Ｂ、にプリチャージされているｉ４荷が同時に
フリップフロップＦｏａへ流れ込んだり、第１ビット線
Ｂ００と第２ビット線Ｂ、ｌにプリチャージされている
電荷が同時にフリップフロップＦＯＩに流れ込んだりす
ることがない。他の列についても同様である。

よって、転送ゲートを開いてからビット線の電圧レベル
が検出可能になるまでの時間を短くすることができ、そ
の結果、リードサイクルを短くすることができる。しか
ら、第１ビット線上の電荷と第２ビット線上の電荷の同
時放電がないので、フリップフロップＰ　ａａ”−Ｆ　
ｔｔのドライブ能力を従来よりも小さくすることができ
、２ポートスタテックＲＡＭを従来よりも高集積化する
ことが可能となる。

なお、本発明には外にも種々の変形例が含まれる。

例えば、転送ゲートＩＯ〜１４．５０〜５４に対する転
送ゲート１６〜１８．５６〜６０と同様の転送ゲートを
転送ゲート３４〜３８．７４〜７８に対応して設け、こ
れらを新たな第２ビット線に接続して第１組と第２組の
データ続出構成を同一の構成にしてもよい。

Ｕ発明の効果］ 以上説明したように、本発明に係る２ボ一トスタテプク
ＲＡＭによれば、第１アドレス選択手段による第１転送
ゲートの開時間と第２アドレス選択手段による第２転送
ゲートの開時間とをずらせて両開時間が重ならないよう
に構成しているので、第１ビット線及び第２ビット線に
プリチャージされた電荷がそれぞれ転送ゲートを通って
合流し同一のフリ１ブフロツプに流れることがなく、し
たがって、アドレス線選択後フリップフロップの記憶状
態が読出可能になるまでの待ち時間をより短くすること
ができ、リードサイクルをより短くケることができる。

しかも、前記合流が生じないのでフリップフロップのド
ライブ能力をより小さくすることができ、したがって、
２ポートスタテックＲＡＭのさらなる高集積化が可能に
なるという優れた効果を奏する。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例に係り、第１図は
簡略化した２ポートスタテックＲＡＭの要部回路図、 第２図は第１図の回路のタイミングチャートである。 第３図及び第４図は従来例に係り、 第３図はタイミングチャート、 第４図は第３図に示す如く動作する２ポートスタテック
ＲＡＭのメモリセルの回路図である。 図中、 １０〜２０．３４〜３８．５０〜６０，７４〜７８は転
送ゲート ２２．２８はデータ読出回路 ２４．３０，４０．７０．８０はプリチャージゲート ２６．３２はインバータ ４２．４４はアドレスデコーダ 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 記憶素子としての複数のフリップフロップ（Ｆ＿０＿０
   〜Ｆ＿２＿２）と、 該フリップフロップと第１ビット線（Ｂ＿１＿０、Ｂ＿
   １＿１、Ｂ＿３＿０、Ｂ＿３＿１）との間に接続され、
   制御端子に第１ワード線（Ｗ＿１＿０、Ｗ＿１＿１、Ｗ
   ＿１＿２）が接続された第１転送ゲート（１０〜１４、
   ３４〜３８、５０〜５４、７４〜７８）と、該第１ワー
   ド線を介し該第１転送ゲートを開閉する第１アドレス選
   択手段（４２）と、 該フリップフロップと第２ビット線（Ｂ＿２、Ｂ＿４）
   との間に接続され、制御端子に第２ワード線（Ｗ＿２＿
   ０、Ｗ＿２＿１、Ｗ＿２＿２）が接続された第２転送ゲ
   ート（１６〜２０、５６〜６０）と、 該第２ワード線を介し該第２転送ゲートを開閉する第２
   アドレス選択手段（４４）とを有し、クロック信号に同
   期して該ビット線を周期的にプリチャージした後かつ該
   転送ゲートを開いた後の該ビット線の電圧レベルを検出
   して該フリップフロップの記憶状態を読み出す２ポート
   スタテックＲＡＭにおいて、 該第１アドレス選択手段による該第１転送ゲートの開時
   間と該第２アドレス選択手段による該第２転送ゲートの
   開時間とをずらせて両開時間が重ならないようにした ことを特徴とする２ポートスタテックＲＡＭ。