JPH0214794B2 - - Google Patents

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JPH0214794B2
JPH0214794B2 JP56151332A JP15133281A JPH0214794B2 JP H0214794 B2 JPH0214794 B2 JP H0214794B2 JP 56151332 A JP56151332 A JP 56151332A JP 15133281 A JP15133281 A JP 15133281A JP H0214794 B2 JPH0214794 B2 JP H0214794B2
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metal
nickel
chromium
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Esu Supineri Toomasu
Geirii Manzu Uiriamu
Efu Ueirauku Donarudo
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Texas Instruments Inc
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Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は電子的半導体手段の取付け基板用の複
合金属積層体及びそれを用いた電子回路装置に関
し、詳しくは半導体装置の相互接続用基板、基板
用複合金属積層体並びにそれを用いてつくられた
電子回路装置に関するものである。本発明は特に
セラミツクのチツプキヤリア型の集積回路装置と
直接実装される集積回路とをワイヤボンデイング
される相互接続子等と相互接続することに関する
もので、安価な基板に装置を実装し且つこの種の
装置を相互接続する際に通常付随する相互接続の
完全結合性の問題や放熱の問題を避けることを可
能にするものである。 (従来技術) 現在たいていの集積回路装置はデユアルインラ
インパツケージ(DIP)の形で供給されている。
この場合集積回路装置は普通のガラスエポキシの
印刷回路基板等に実装されて電気的に相互接続さ
れており、装置の端子は基板のメツキスルーホー
ルにはめられており、中間の実装用ソケツトを使
用する場合と使用しない場合とがある。本発明は
このようなデユアルインラインパツケージを含む
システムを排除するものではないが、集積回路装
置が更に多数のピン出力と更に高速性と更に高密
度性を要求される傾向の中で、多層基板を使用す
る場合でさえも、装置を収容するのに更に大面積
の印刷回路基板が必要であることがわかつてい
る。装置端子を犠牲にすることなくDIPパツケー
ジを用いて更に大きな集積回路装置を実装しよう
とするのはもつと困難なことであり、集積回路装
置のコストに対してパツケージングと実装のコス
トが高くなりすぎつつある。その結果、ナンバー
2レベルと一般に呼ばれている「ボード」システ
ムレベルで相互接続を容易にするために、各種の
装置パツケージ及び又は直接装置取付が考えられ
ている。例えばリードのないセラミツクチツプキ
ヤリアと直接取付する集積回路装置等が提案され
て、相互接続システムにおいて装置をより高密度
に実装することが可能になつた。しかしながら、
セラミツクの集積回路パツケージ又は集積回路装
置と普通の印刷回路基板とは熱膨脹特性が異なる
ために、相互接続の完全な結合性を確保するため
には、パツケージ又は集積回路装置上の端子とボ
ード上の回路接続路との間に柔軟なリード構造を
有することが典型的に要求された。テープ自動結
合(TAB)装置のようなごく最近提案されたい
くつかの集積回路装置は柔軟なリード構造を有し
ているが、適当な装置の実装密度を得るのに普通
の安価な印刷回路基板のもつ放熱特性ではたちま
ち限界に達することがわかつている。直接集積回
路チツプ又はバーを取付けるのに、又はセラミツ
クのチツプキヤツプを実装するのに用いるため
に、セラミツクベースを有し、そのベースの上に
金属導体を付着させた基板も提案された。しかし
その種の既知のセラミツク基板を使用することは
コストと製造技術の点から限界があり、約100平
方インチ(6.45平方センチメートル)よりも小さ
い寸法に典型的に制限された。経済的且つ便利な
方法で異なる型の他の装置と共に集積回路チツプ
又はバーを取接取付る又はセラミツクの集積回路
装置を実装するための改良された電子的相互接続
システムが望まれている。特に約100平方インチ
(6.45平方センチメートル)よりも大きい面積の
基板手段を使用するものが望まれている。このよ
うなシステムは安価で寸法の大きい基板に高密度
に装置を実装するのに適しなければならない。ま
た基板はシステムに実装される装置と放熱性及び
熱膨脹特性が適合していなければならない。 (発明の概要) 本発明の新規で改良された複合金属積層体、も
しくはそれを用いた電子回路装置は多層の基板を
含み、その基板には回路接続路、装置の実装用パ
ツド、リード接続子、端子、ピン実装用穴等がエ
ツチングされた金属板の中に配置され、エツチン
グされた金属板のパターンの片面又は両面にはガ
ラス原料又は他の無機物の誘電体材料等の薄い被
覆がある。好ましい一実施例では、金属プレート
のパターンは選択された特性を有する金属の層か
らなる多層で合成のクラツデイン金属積層板から
エツチングされる。それらの特性は協同して所望
の導電率、熱伝導率、熱膨脹特性、エツチング
性、ガラス結合性を基板に与える。好ましくは例
えば、エツチングされるプレートは間に銅をはさ
んだ積層又は合成材料から形成され、公称組成が
重量比で42%のニツケルと残りが鉄という金属合
金でつくられた2つの外側層に冶金的に結合して
つくられる。この種の金属プレートはガラス原料
を溶融することにより容易にガラス原料と結合す
る。このプレートはまた望ましい高導電率と熱伝
導率とを有し、また好ましい低熱膨脹特性をも有
する。熱膨脹特性が無機物の基板被覆材料と概し
て合つているセラミツクチツプキヤリア型の集積
回路装置又は他の集積回路装置即ち半導体部品を
それから基板に実装し、基板上の回路接続路等に
電気的に相互接続する。このようにして基板の熱
膨脹特性はセラミツクのチツプキヤリア型の集積
回路等のそれと適合し、完全な結合性をもつた装
置の相互接続が可能になる。本発明の特に好まし
い実施例では、システムは多層基板を有し、その
基板では上述のようなガラスで被覆されパターン
化された金属プレートが相互に積重ねられ、ピン
実装用の穴等が金属層内で位置合せされ、それら
の層がガラス層被覆を溶融することによつて結合
される。上述の如くガラスのような高融点(例え
ば1000℃が好ましい)の基板材料が使用される場
合には、安価なハイブリツド回路を編入したり、
非貴金属を回路素子と受動部品として基板内で直
接使用するのに本システムは特に適する。プレー
トは必要な箇所を電気的に相互接続するために、
位置合せした穴やガラス材料を貫通してメツキし
た接続路を有する。 (実施例) 以下図面を参照しながら他の目的な利点と共に
本発明を詳細に説明する。 図面を参照すると、第1図と第2図の10は本
発明の新規で改良された複合金属積層体を用いた
電子回路相互接続システムの好ましい実施例を示
す。これは基板手段12に1個又は2個以上の半
導体手段14を実装しており、基板手段は半導体
手段と同じ熱膨脹特性を有し、システム作動中に
半導体装置を安全な温度に保つために充分な熱伝
導率を有している。 本発明によれば、基板手段は金属層16のよう
な金属層手段を含み、金属層16は第1図と第2
図に概略示してあるように、種々の回路接続路手
段等を規定する種々の部分を有し、これらは典型
的に基板内相互接続に供される。例えば、金属層
16は好ましくは半導体実装用パツド16.1を
有する。また金属層は基板手段上の異なる位置に
ある半導体装置間を接続する複数個の回路接続路
導体16.2と、半導体装置の位置と基板手段の
縁に位置する縁端子16.4とを結ぶ複数個の回
路接続路導体16.3と、半導体装置の位置から
基板の穴16.6の位置まで伸びている他の回路
導体16.5を典型的に有する。基板の穴16.
6は基板内の他の金属層手段等に接続するための
コネクタピン又は金属のメツキスルーホールを実
装することができる。金属層手段16はまた好ま
しくは第1図と第2図に示すように、放熱層部分
16.7を含む。金属層16の材料は典型的に金
属層と共に用いる集積回路装置又はパツケージと
最もよく熱的に適合する鉄合金、又は他の材料か
ら成る。銅、炭素含有量の少ない鋼等のような他
の金属も必要とされる。好ましい実施例では、集
積回路の直接実装が考えられるか、あるいはセラ
ミツクのチツプキヤリアが用いられるはずである
が、金属層16は好ましくは公称組成が重量比で
42%のニツケルと残りが鉄から成る鉄合金材料で
つくられる。この合金の熱膨脹係数は非常に小さ
く、約3×10-6in./in./〓(5.4×10-6mm/mm/
℃)である。あるいは層16は類似の小さい熱膨
脹係数を有する次のような他の材料でつくられ
る。例えば公称組成が重量比で36〜50%のニツケ
ルと残りが鉄、約31%のニツケルと8%のクロム
と8%のコバルトと残りが鉄、約32%のニツケル
と15%のコバルトと1%のモリブデンと残りが
鉄、約38%のニツケルと7%のクロムと残りが
鉄、約17%のクロムと残りが鉄、約16.5%のクロ
ムと4.5%のアルミニウムと残りが鉄、約57%の
コバルトと9%のクロムと残りが鉄、約23〜30%
のニツケルと17〜30%のコバルトと0.6〜0.8%の
マンガンと残りが鉄。金属層手段の典型的な厚さ
は約0.002〜0.060インチ(0.0508〜1.524mm)であ
つて、必要とされる実質的なシートシンク特性を
有する基板手段を提供する。好ましくは薄い銅、
金、又は他の容易にハンダ付け可能な材料を、メ
ツキ又はクラツデイング又は他の普通の方法によ
り金属層手段の外に選択的に設けて、以下述べる
ように部品等を金属層にハンダ付けするのを容易
にする。 本発明によれば、回路接続路手段等16.1−
16.7を選択的に相互に間隙を持たせて電気的
に絶縁するために、無機物の基材手段18を金属
層手段の部分に選択的に結合させる。以下更に述
べるように、基板手段に選択的な熱膨脹特性と熱
伝導特性とを持たせるために、無機物の基材手段
と金属層手段とはお互いに選択されて釣合つてい
る。好ましくは、金属層部分に合体している他の
典型的な基板の部分と共に、上述のすべての金属
層部分は無機物の基材手段18の中に埋込まれて
いるので、無機材料は金属層手段の中で隣接する
回路接続路導体16.3等の間に広がつている。
第1図と第2図に示した如く、本発明の好ましい
実施例では、各金属層部分の一方の側16は無
機物基材手段の中に埋まつており、他方の側16
bは無機物基材手段から露出している。無機物基
材18は好ましくは任意の普通のソーダ石灰ガラ
ス材料等から成る。この材料は金属層16の部分
に選択的に溶着される。しかし例えばほうろう、
ソルダガラス原料と他のガラス質の材料、セラミ
ツク材料、アルミナ又は粉砕したマイカ等のよう
な熱膨脹の比較的小さい他の無機材料もまた本発
明の範囲内で使用される。 半導体手段14は任意の普通の型のものでよ
く、以下更に述べるように選択された熱膨脹の比
較的小さい無機材料の部分を典型的に含み、基板
手段12上で回路接続路手段等と電気的且つ熱的
に相互接続される金属導体手段を有する。例え
ば、第1図と第2図に示した本発明の実施例で
は、第1図の破線14で示すように、半導体装
置の位置に複数個の回路接続路手段等16.1−
16.7が選択的なパターンにて設けられてい
る。それから半導体手段14は典型的なセラミツ
クチツプキヤリア型の集積回路を含む。即ち半導
体装置は半導体のシリコン材料のチツプ14.1
に形成された普通の集積回路と、チツプ端子1
4.2とを有する。チツプ端子14.2は普通の
方法でチツプの集積回路を他の電気的回路手段に
電気的に接続するのに用いられる。第2図に示す
ように、チツプは任意の普通の方法で、通常キヤ
リアに金、銅等をメツキ又はデポジツトした金属
化表面(図示せず)にチツプをハンダ付けするこ
とにより、無機物のセラミツクチツプキヤリア部
材14.3に実装される。金属導体14.4は
夫々のチツプ端子に電気的に接続され、任意の普
通の方法でキヤリア部材に結合されて、キヤリア
部材の選択的な位置迄、通常キヤリア部材の下側
の端迄、伸びている。キヤリア部材の下側の中心
に位置している金属化表面(図示せず)は好まし
くは半導体実装パツド16.1と熱伝導関係を保
つ。それには通常パツドに付けた銅フラツシユ
(図示せず)にハンダ付けすることにより、半導
体装置を基板手段と良好な熱伝導関係を持たせる
ように実装する。金属導体は(ハンダ付け等によ
り)回路接続路手段16.2,16.3,16.
4と電気的且つ熱的な伝導関係がしつかりと確保
される。典型的にセラミツクの集積回路装置は集
積回路チツプの上をセラミツク又は金属のカバー
14.5で密封される。あるいは、本発明のシス
テムで用いられる半導体手段14は普通のビーム
リード装置、デユアルインライン(DIP)装置、
テープオートメートボンド(TAB)装置、フリ
ツプチツプ装置、直接実装される集積回路チツ
プ、又は他の普通の半導体手段を含む。 このようにすると、本相互接続システム10で
は高密度実装が可能となり、電子的半導体手段を
安価で高信頼度にて実施し且つ電気的接続を行う
ことができる。セラミツクのチツプキヤリア集積
回路装置14は小型で安定な構造をつくるために
安定な反復製造即ち自動製造に適合させられ、シ
ステム10において諸装置は高密度にお互いに近
接して実装される。装置は基板手段上で装置と装
置実装パツド間をハンダ接続等により固定され、
また基板手段上でセラミツクチツプキヤリアの金
属導体と回路接続路間でハンダ接続でしつかりと
固定される。したがつて装置は基板手段と密接な
熱伝導関係が確保され、基板手段と密着したパツ
ケージを形成する。実質的な集積回路の部分は熱
膨脹係数の比較的小さい無機物のセラミツク又は
シリコン材料で形成され、基板手段12はそれに
相当した熱膨脹係数の小さい金属合金と無機物の
ガラス又はセラミツク材料等からできている頑丈
な部分から形成されるので、基板手段は寸法的に
安定であり、半導体手段と実質的に同じ熱膨脹特
性を有する。したがつて、チツプキヤリアの金属
導体14.4と基板手段の回路接続路16.1−
16.3とはシステム10の広範囲の熱サイクル
の間しつかりと結合したままである。金属層手段
16の鉄合金材料は無機物材料18とよく溶着結
合しているので、基板手段もまた熱サイクルの間
長寿命を呈する。更に、金属層手段は本質的にあ
るいは非本質的に基板手段におけるヒートシン
グ、即ち放熱の目的に供されるのだが、基板手段
によつて半導体手段の熱が充分下げられて、シス
テムから熱が充分放散して、システムムが作動し
ている間半導体装置が安全な温度に確実に維持さ
れるように、金属層手段の厚さと割合とが選択さ
れる。 システム10で用いられる基板手段12は第3
図から第6図及び第18図に示すように容易に且
つ経済的に製造され、それによつて上述のような
所望の特性を持つた基板ができあがる。即ち第1
8図の20で図示したように、金属プレート16
cが普通の技術を用いて化学的に洗浄されて寸法
的に安定化される。この種の一方法を述べると、
シートはその油が適当な溶剤が除去され、水のス
プレーでゆすがれ、希塩化第二鉄溶液(39゜ボー
メ)でエツチング洗浄され、乾燥水素雰囲気中で
975℃で15分間熱して寸法的に安定化される。こ
の雰囲気はシート又はプレートに酸化膜が形成さ
れるのを軽減するか又は避ける役目をする。第1
8図の22と24に図示したように、プレートの
上部と底部とが普通のホトレジストでおおわれ、
従来の光触刻法により処理されて、第3図に図示
したようにシート16上にマスク21をつく
る。それから第18図の26と28で示されるよ
うに、マスクされたシートがエツチングされ、次
いでマスキング材料が除去されて、第4図に示す
ようにシートにアパーチヤ16.6と他に部分的
な凸凹部がつくられる。典型的に、シートは46゜
ボーメの塩化第二鉄と塩酸の混合体の中でエツチ
ングされる。それから部分的に処理されたシート
16はガラス原料18でおおわれる。これは
スクリーン印刷又は他の普通の方法で付着させる
が、アパーチヤ16.6は空いたままにしてお
く。次いで第18図の330で示したようにガラ
ス原料を熱してガラス化してプレートに融着させ
て、第18図の32と34で示したように別のホ
トレジストを加えて部分的におおわれたプレート
16を処理して、第5図に示すように別のマス
ク23を形成する。それから第18図の36で示
すように、プレートをもう一度エツチングして、
マスクを再び除去し、第6図に示すような最終的
な基板12をつくる。本発明にしたがつて基板手
段をつくるには、多くの他の処理や他のエツチン
グ剤等を用いることができる。後でハンダ付けが
が行われるプレート16の表面に望ましくは銅
のような材料で(図示せず)任意の普通の方法で
メツキして、ハンダ付けを容易にする。特に上述
の如くプレートにはニツケル鉄合が用いられてい
る。あるいは元のシート16に非常に薄い外被
銅クラツデイング(図示せず)を施すこともで
き、そのようにするとプレートをエツチングして
マスク21と23を除去したときに、接続路1
6.5にハンダ付けするのが容易になる。 第7図と第8図に本発明の他の実施例を示す。
同様な基板手段40がシステムに用いられる。即
ち基板手段38は基板12と同様な方法でつくら
れ、同様な又は関連した形状をする。例えば第7
図に示すように基板アパーチヤ16.6が金属層
16dの中に形成される。それから2つの基板手
段12と38のガラス被覆面を接触させる。この
場合、アパーチヤ16.6のような2つの基板を
望むように揃える。そして2つの基板手段12と
38のガラス被覆を溶和させて、第8図に示すよ
うに基板をお互いに積層し、積層基板40をつく
る。この形状にしてから、金属層手段16に別
の半導体手段を実装することができる。あるいは
金属層手段16を任意の普通手段(図示せず)
により層16に電気的に接続することができ
る。あるいは金属層16dに必要に応じて基板手
段の付加的放熱機能をもたせることができる。 本発明による相互接続システムの更に他の実施
例を第9図から第11図に示す。基板層手段42
が金属層16を有して形成されるが、これは基
板手段12に関して説明したようにして最初につ
くられる。こうしてつくられた層16を更に第
18図の44で示したように処理されて、プレー
ト16にガラス原料手段を付加溶着して、第9
図に示すようにプレートの第2面の部分を選択的
におおう。第18図の46で示したように、また
第10図又は第11図に示したように、それから
基板層手段42を基板手段12、又は基板手段1
2と38等と結合させて、第10図と第11図に
示すように多層基板手段48又は50をつくる。
勿論この他に基板手段内で他の金属層を結合させ
ることも、本発明の範囲内である。 本発明の更に他の実施例を第12図から第16
図に示す。第12図に示すように基板手段52内
につくられた金属層16fは合成の金属積層材料
から成る。積層板は好ましくは一対の外側金属層
54を有し、54は前述した如く鉄合金材料の中
の1つからつくられる。また積層板は中心層即ち
芯層56を有し、この層56は電気的且つ熱的伝
導度の比較的大きい銅又は銅合金のような材料で
つくられる。合成金属積層板から成る金属層は中
間層と共に又は中間層なしで冶金ロール結合等に
よりしつかりとお互いに結合している。芯層と外
側層の相対的厚さは、両者や改良された熱伝導度
と共に所望の熱膨脹特性を有する基板手段52を
構成するようにお互いに関して選択される。積層
板の外側層54は金属層16fに形成された各回
路接続路手段等が平坦であるように、且つ熱サイ
クルの間曲がらないように等しい厚さにすること
が好ましい。第12図から第15図に示すように
基板手段52は基板12と同様な方法でつくられ
ることは理解されよう。第16図の58で代表的
に示したように、上述の如く種々の層を組合わせ
た多層基板手段もまた合成金属層手段16と1
を含むのに適合することもまた理解されよ
う。 上述の如く金属積層板を含む基板手段内で金属
層手段が形成される場合には、基板手段は改良さ
れた熱特性を有する。したがつて、金属積層板は
公称組成が約42重量パーセントのニツケルと残り
が鉄から成る鉄合金でつくつた同じ外側層を有
し、該外側層がほぼ同じ厚さの銅でつくつた芯層
のクラツデイングされている場合には、第23図
の62で示したような熱膨脹特性を有する合成材
料ができる。即ち、積層板材料の熱膨脹特性は第
23図の「窓」64に示すようにガラスとアルミ
ナ材料等のそれと実質的に等しい。他方、第23
図に示すように合成材料の方が熱伝導度は大き
い。したがつて、このような積層板を含む基板手
段の熱膨脹特性は望ましくは実装される半導体手
段のそれと関連していて、良く相互接続して完全
結合するが、第22図の曲線66で示すように各
種の普通の集積回路装置の熱抵抗を各種の基板の
熱伝導率と比較すると、第22図の68で示すよ
うに合成材料の熱伝導率は装置の熱を下げるのに
最も役に立つ。 本発明の複合金属積層体を用いた相互接続シス
テムの典型的な実施例では、第17図に示すよう
に、基板手段の金属層部分の一部がメツキした金
属スルーホールにより選択的に電気的に接続され
る。即ち第16図に示すように基板手段58にお
いてアパーチヤ16.6が金属層16と16
とで位置合せなされている場合に、第17図に示
すように金属層手段はアパーチヤ16.6に任意
の普通の方で銅等のメツキ60を形成することに
より、電気的に相互接続される。本発明の好まし
い実施例では、メツキスルーホールが第17図の
ようにつくられる場合に、このメツキ工程は前述
の如く後でハダ付けされる金属層手段の他の表面
に銅等を選択的にメツキするのと一緒に行うのが
望まい。 本発明によると、上述の相互接続システムの基
板手段もまた第19図から第21図に示す如く、
各種の他の型の半導体手段を実装して電気的に相
互接続するのに適している。即ち、第19図に示
したシステム10では、基板手段12aは回路
接続路手段70を有しており、フリツプチツプ型
の集積回路装置(破線72で図示してある)が普
通の方法でこれらの回路接続路手段70の上に実
装される。 代わりに、第20図に示すシステム10
は、集積回路を含む半導体シリコン材料のチツプ
74が基板手段12上の他の回路接続路手段7
6と近接して、基板手段12上の装置実装パツ
ド16.1(図示せず)の上に直接実装される。
それから、第20図に示すように、チツプの端子
が熱圧着手段78により回路接続路手段76と電
気的に相互接続される。 本発明の更に他の実施例では、第21図に示す
ように回路接続路手段80が基板手段12に設
けられている。デユアルインラインの集積回路装
置82の端子、即ちリード82.1が回路接続路
手段80内に位置する基板手段12のアパーチ
ヤ16.6に挿入されて、回路接続路手段にハン
ダ付けされ、デユアルインラインパツケージと回
路接続路手段とが電気的に接続される。 本発明の更に他の実施例では、第24図に示す
ように、システムは基板手段84を有する。金属
の単層16はエツチング又は他の普通の方法に
よりつくられたわずかに大きいアパーチヤ16.
6を有するが、金属層はその他の点では基本的に
支持と放熱のための部材から成る。前述の基板1
2と38のような単層基板を支持層16の両側
に配置して、支持層と基板とのアパーチヤ16.
6を位置合せする。基板の被覆と支持層とを溶着
して支持プレートの全面をおおい、第24図に示
すような多層基板手段84をつくる。このように
すると、基板手段84の強度とヒートシンク特性
が改善される。望むならば、ガラス85が溶和し
たので、アパーチヤ16.6をメツキすることに
より金属層16と16とが接続される。 同様な第25図の実施例では、システムは基板
手段86を有する。銅又は他の熱伝導性の金属で
できた中央の支持ヒートシンク層88はプロフア
イル圧延板等からつくられ、その結果90で示す
ように選択された位置では支持層の一般面より上
に台座が盛上つている。単層の基板手段92は前
述の基板12と同様であるがパツド16.1が基
板12に設けられた位置に大きいアパーチヤ1
6.8を有する。このアパーチヤ16.8を台座
90に合わせる。それから第25図に示すように
基板92のガラス被覆を支持プレート88に溶着
して、台座90がハンダ付け等により第25図の
14で示した半導体手段を密接な熱転送関係を
保つようにする。半導体手段の端子は基板手段9
2内の回路接続路に接続される。このようにし
て、基板手段86のヒートシンク特性は更に改善
される。 本発明の更に他の実施例では、第26図に示す
ように、システムは基板手段94を含み、該基板
手段94の中に抵抗96のようなハイブリツド回
路素子が含まれている。即ち、前述した基板12
に電気抵抗率の大きい金属材料96がデポジツト
されている。抵抗材料96は基板手段12内の選
択された回路接続路導体間をまたいでデポジツト
され、好ましくは任意の普通の方法で基板に溶着
される。このようにして抵抗手段96がシステム
回路内に含まれる。基板12内に高融点のガラス
被覆手段を用いると、システムにこの種のハイブ
リツド回路部品を組入れるのが容易になる。 第27図に示した本発明の更に他の実施例で
は、システムは基板98を有する。基板98の中
に抵抗96のようなハイブリツド回路素子が完全
に包み込まれている。即ち、基板12が前述の如
く抵抗96を有していて、第27図に示すよう
に、ガラス被覆手段99が加えられ抵抗をおおつ
て溶着される。もし望むならば、それから更に別
の基板12と38を基板手段の両側に溶着する。 以上本発明は特定の実施例を図面を共に説明し
たが、本発明は特許請求の範囲の項に記載した範
囲内でのすべての修正や均等物を含むものであ
る。
【図面の簡単な説明】
第1図は本発明の複合金属積層体を用いた相互
接続システムの概略平面図、第2図は第1図の2
−2線に沿つた断面図の一部で、拡大して示した
図面、第3図から第6図は第1図と第2図の相互
接続システムで用いられる基板の製造工程の概略
を示す図面で、第2図と同様に断面図の一部を示
すもの、第7図と第8図は第3図から第6図に示
した基板の他の実施例の製造工程の概略を示す図
面で、第3図から第6図と同様に断面図の一部を
示すもの、第9図から第11図は本発明により提
供される基板の更に他の実施例を示す図面で、第
3図から第8図と同様に断面図の一部を示すも
の、第12図から第16図は本発明により提供さ
れる基板の更に他の実施例の概略を示す図面で、
第3図から第11図と同様に断面図の一部を示す
もの、第17図は本発明の基板の他の実施例にお
いて用いられる層間接続路の概略を示す図面で、
第16図と同様に断面図の一部を示すもの、第1
8図は本発明の相互接続システムで用いられる基
板の製造工程を示すブロツク図、第19図から第
21図は第1図に示したものに対応する相互接続
システムにおける他の集積回路装置等の実装を示
したもので、第1図と同様に拡大した平面図の一
部を示す図面、第22図と第23図は本発明の相
互接続システムで用いられる部品の特性を示すグ
ラフ、第24図から第27図は本発明の更に他の
実施例を示す図面である。 符号の説明、12,40,52……基板、14
……半導体、16,16〜16……金属層、
16.2〜16.5……回路接続路、18……無
機物手段、54……外側金属層、54……中心金
属層、96……抵抗。

Claims (1)

  1. 【特許請求の範囲】 1 複数の回路接続路手段を互いに隔離かつ電気
    的絶縁関係に取り付け、またガラス、アルミナ材
    料のような比較的低い熱膨張特性をもつた無機材
    料で形成された部分をもつた電子的半導体手段を
    取り付け、前記電子的半導体手段の金属導体を前
    記回路接続路手段と電気的導通関係に固定的接続
    するための基板として用いる複合金属積層体にし
    て、 複数の異なる金属材料の層を相互に金属的に接
    合して形成される中心金属層と外側金属層よりな
    る平坦なシート状積層を含み、前記中心金属層は
    鉄合金より作られ前記外側金属層より低い熱膨張
    性を有し、前記外側金属層は銅より作られ前記中
    心金属層より高い熱伝導性を有し前記中心金属層
    の両側に金属的に接合され、前記鉄合金は公称重
    量組成で、約36−50%のニツケルと残り鉄の合
    金、約31%のニツケル、8%のクロム、8%のコ
    バルトと残り鉄の合金、約32%のニツケル、15%
    のコバルト、1%のモリブデンと残り鉄の合金、
    約38%のニツケル、7%のクロムと残り鉄の合
    金、約17%のクロムと残り鉄の合金、約16.5%の
    クロム、4.5%のアルミニユウムと残り鉄の合金、
    約57%のコバルト、9%のクロムと残り鉄の合
    金、約23−30%のニツケル、約17−30%のコバル
    ト、約0.6−0.8%のマンガンと残り鉄の合金の中
    より選ばれ、前記中心及び外側金属層の相対厚み
    は前記複合金属積層体がガラスやアルミナ材料に
    実質対応した熱膨張特性と、ガラスやアルミナ材
    料よりも充分に高い熱伝導特性をもつように選択
    されることを特徴とする前記複合金属積層体。 2 前記外側金属層が同じ厚みを有することを特
    徴とする特許請求の範囲第1項の複合金属積層
    体。 3 複数の回路接続路手段を互いに隔離かつ電気
    的絶縁関係に取り付け、またガラス、アルミナ材
    料のような比較的低い熱膨張特性をもつた無機材
    料で形成された部分をもつた電子的半導体手段を
    取り付け、前記電子的半導体手段の金属導体を前
    記回路接続路手段と電気的導通関係に固定的接続
    するための基板にして、 複数の異なる金属材料の層を相互に金属的に接
    合して形成される中心金属層と外側金属層よりな
    る平坦なシート状積層を含む複合金属積層体と、
    前記ガラスやアルミナ材料の比較的低い熱膨張特
    性に対応する熱膨張特性をもつた無機材料よりな
    り前記金属積層体に接着された層とを備え、前記
    中心金属層は鉄合金より作られ前記外側金属層よ
    り低い熱膨張性を有し、前記外側金属層は銅より
    作られ前記中心金属層より高い熱伝導性を有し前
    記中心金属層の両側に金属的に接合され、前記鉄
    合金は公称重量組成で、約36−50%のニツケルと
    残り鉄の合金、約31%のニツケル、8%のクロ
    ム、8%のコバルトと残り鉄の合金、約32%のニ
    ツケル、15%のコバルト、1%のモリブデンと残
    り鉄の合金、約38%のニツケル、7%のクロムと
    残り鉄の合金、約17%のクロムと残り鉄の合金、
    約16.5%のクロム、4.5%のアルミニユウムと残
    り鉄の合金、約57%のコバルト、9%のクロムと
    残り鉄の合金、約23−30%のニツケル、約17−30
    %のコバルト、約0.6−0.8%のマンガンと残り鉄
    の合金の中より選ばれ、前記中心及び外側金属層
    の相対厚みは前記複合金属積層体がガラスやアル
    ミナ材料に実質対応した熱膨張特性と、ガラスや
    アルミナ材料よりも充分に高い熱伝導特性をもつ
    ように選択されることを特徴とする前記基板。 4 前記外側金属層が同じ厚みを有することを特
    徴とする特許請求の範囲第3項の基板。 5 基板と、該基板に互いに隔離かつ電気的絶縁
    関係に取り付けられた複数の回路接続路手段と、
    前記基板に取り付けられ前記回路接続路手段と電
    気的導通関係に固定的に接続された金属導体及び
    ガラス、アルミナ材料のような比較的低い熱膨張
    特性をもつた無機材料で形成された部分をもつた
    電子的半導体手段とを備えた電子回路装置にし
    て、 前記基板が、複数の異なる金属材料の層を相互
    に金属的に接合してなる平坦な複合金属積層体を
    含み、前記複合金属積層体を形成する金属層の1
    つは銅より作られ他の金属層より高い熱伝導性を
    有し、また別の1つの金属層は鉄合金より作られ
    その他の金属層より低い熱膨張性を有し、前記鉄
    合金は公称重量組成で、約36−50%のニツケルと
    残り鉄の合金、約31%のニツケル、8%のクロ
    ム、8%のコバルトと残り鉄の合金、約32%のニ
    ツケル、15%のコバルト、1%のモリブデンと残
    り鉄の合金、約38%のニツケル、7%のクロムと
    残り鉄の合金、約17%のクロムと残り鉄の合金、
    約16.5%のクロム、4.5%のアルミニユウムと残
    り鉄の合金、約57%のコバルト、9%のクロムと
    残り鉄の合金、約23−30%のニツケル、約17−30
    %のコバルト、約0.6−0.8%のマンガンと残り鉄
    の合金の中より選ばれ、前記金属層の相対厚みは
    前記複合金属積層体がガラスやアルミナ材料に実
    質対応した熱膨張特性と、ガラスやアルミナより
    も充分に高い熱伝導特性をもつように選択され
    る、 ことを特徴とする前記電子回路装置。 6 前記複数の異なる金属材料の層の外側層が同
    一の厚みを有することを特徴とする特許請求の範
    囲第5項の電子回路装置。 7 電子的半導体要素を取り付けるための基板に
    して、 前記半導体材料と実質的に同じ熱膨張係数をも
    つた電気的に絶縁性の無機材料の平坦な支持層
    と、該支持層に固着された金属積層体を含み、該
    金属積層体が少なくとも2つの異なる金属材料に
    よりつくられ互いに金属的に接着された複数の金
    属層を有し、前記異なる金属材料の少なくとも1
    つは銅を含んで他の金属材料より高い熱伝導性を
    有し、また別の少なくとも1つはその他の金属材
    料より低い熱膨張係数をもつた鉄合金であり、前
    記各金属層の相対的厚み及び前記積層体における
    該金属層の位置は、前記積層体の熱膨張係数が前
    記電気的絶縁性の無機材料の支持層及び前記半導
    体材料の熱膨張係数と実質同じで、前記積層体が
    熱せられたときも平坦性を維持し、前記基板が充
    分に高い熱伝導性をもつて前記半導体要素にたい
    してヒートシンクとして機能するように選ばれ、
    また前記鉄合金は公称重量組成で、約36−50%の
    ニツケルと残り鉄の合金、約31%のニツケル、8
    %のクロム、8%のコバルトと残り鉄の合金、約
    32%のニツケル、15%のコバルト、1%のモリブ
    デンと残り鉄の合金、約38%のニツケル、7%の
    クロムと残り鉄の合金、約17%のクロムと残り鉄
    の合金、約16.5%のクロム、4.5%のアルミニユ
    ウムと残り鉄の合金、約57%のコバルト、9%の
    クロムと残り鉄の合金、約23−30%のニツケル、
    約17−30%のコバルト、約0.6−0.8%のマンガン
    と残り鉄の合金の中より選ばれた1つであること
    を特徴とする前記基板。
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4851615A (en) * 1982-04-19 1989-07-25 Olin Corporation Printed circuit board
US5014159A (en) * 1982-04-19 1991-05-07 Olin Corporation Semiconductor package
US4570337A (en) * 1982-04-19 1986-02-18 Olin Corporation Method of assembling a chip carrier
US4491622A (en) * 1982-04-19 1985-01-01 Olin Corporation Composites of glass-ceramic to metal seals and method of making the same
US4866571A (en) * 1982-06-21 1989-09-12 Olin Corporation Semiconductor package
US4656499A (en) * 1982-08-05 1987-04-07 Olin Corporation Hermetically sealed semiconductor casing
US4682414A (en) * 1982-08-30 1987-07-28 Olin Corporation Multi-layer circuitry
US4827377A (en) * 1982-08-30 1989-05-02 Olin Corporation Multi-layer circuitry
US4862323A (en) * 1984-04-12 1989-08-29 Olin Corporation Chip carrier
US4853491A (en) * 1984-10-03 1989-08-01 Olin Corporation Chip carrier
US4712161A (en) * 1985-03-25 1987-12-08 Olin Corporation Hybrid and multi-layer circuitry
US4696851A (en) * 1985-03-25 1987-09-29 Olin Corporation Hybrid and multi-layer circuitry
DE3675321D1 (de) * 1985-08-16 1990-12-06 Dai Ichi Seiko Co Ltd Halbleiteranordnung mit packung vom steckerstifttyp.
US5917707A (en) 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
US4821151A (en) * 1985-12-20 1989-04-11 Olin Corporation Hermetically sealed package
US4687540A (en) * 1985-12-20 1987-08-18 Olin Corporation Method of manufacturing glass capacitors and resulting product
US4725333A (en) * 1985-12-20 1988-02-16 Olin Corporation Metal-glass laminate and process for producing same
US4739443A (en) * 1985-12-30 1988-04-19 Olin Corporation Thermally conductive module
US4711804A (en) * 1986-07-02 1987-12-08 General Electric Company Circuit board construction
US4797728A (en) * 1986-07-16 1989-01-10 General Electric Company Semiconductor device assembly and method of making same
US4820659A (en) * 1986-07-16 1989-04-11 General Electric Company Method of making a semiconductor device assembly
DE8709795U1 (ja) * 1987-07-16 1987-09-10 Zacherl, Manfred, 8250 Dorfen, De
US4859805A (en) * 1987-09-19 1989-08-22 Nippon Cmk Corp. Printed wiring board
US4827376A (en) * 1987-10-05 1989-05-02 Olin Corporation Heat dissipating interconnect tape for use in tape automated bonding
US4849857A (en) * 1987-10-05 1989-07-18 Olin Corporation Heat dissipating interconnect tape for use in tape automated bonding
US4843191A (en) * 1987-11-27 1989-06-27 American Telephone And Telegraph Company, At&T Bell Laboratories Interconnection technique using dielectric layers
US4999740A (en) * 1989-03-06 1991-03-12 Allied-Signal Inc. Electronic device for managing and dissipating heat and for improving inspection and repair, and method of manufacture thereof
US5297007A (en) * 1990-09-19 1994-03-22 Rockwell International Corporation E/M shielded RF circuit board
US5156923A (en) * 1992-01-06 1992-10-20 Texas Instruments Incorporated Heat-transferring circuit substrate with limited thermal expansion and method for making
US5820014A (en) 1993-11-16 1998-10-13 Form Factor, Inc. Solder preforms
US5905300A (en) * 1994-03-31 1999-05-18 Vlsi Technology, Inc. Reinforced leadframe to substrate attachment
US5719749A (en) * 1994-09-26 1998-02-17 Sheldahl, Inc. Printed circuit assembly with fine pitch flexible printed circuit overlay mounted to printed circuit board
US8033838B2 (en) 1996-02-21 2011-10-11 Formfactor, Inc. Microelectronic contact structure
US5994152A (en) 1996-02-21 1999-11-30 Formfactor, Inc. Fabricating interconnects and tips using sacrificial substrates
US5888630A (en) * 1996-11-08 1999-03-30 W. L. Gore & Associates, Inc. Apparatus and method for unit area composition control to minimize warp in an integrated circuit chip package assembly
US5953210A (en) * 1997-07-08 1999-09-14 Hughes Electronics Corporation Reworkable circuit board assembly including a reworkable flip chip
JPH11354684A (ja) * 1998-06-09 1999-12-24 Nitto Denko Corp 低熱膨張配線基板および多層配線基板
JP3643743B2 (ja) * 2000-01-28 2005-04-27 三洋電機株式会社 実装基板
US9837727B2 (en) 2012-09-14 2017-12-05 Saint-Gobain Glass France Pane having an electrical connection element
PT2896270T (pt) 2012-09-14 2017-07-13 Saint Gobain Placa de vidro com um elemento de ligação elétrica
AU2013350058B2 (en) * 2012-11-21 2016-08-18 Saint-Gobain Glass France Disk comprising electric connecting element and connecting bridge
US9603236B2 (en) * 2014-08-18 2017-03-21 Samsung Electro-Mechanics Co., Ltd. Heat dissipating substrate
JP2019140226A (ja) * 2018-02-09 2019-08-22 富士通株式会社 回路基板、回路基板の製造方法及び電子装置
US20220208701A1 (en) * 2020-12-31 2022-06-30 Texas Instruments Incorporated Printed package and method of making the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5344867A (en) * 1976-10-04 1978-04-22 Tokyo Shibaura Electric Co Electric device substrate
JPS5344872A (en) * 1976-10-04 1978-04-22 Tokyo Shibaura Electric Co Electric device substrate

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3351816A (en) * 1965-02-04 1967-11-07 Bunker Ramo Planar coaxial circuitry
FR1540051A (fr) * 1966-09-21 1968-09-20 Rca Corp Microcircuit et son procédé de fabrication
US3499219A (en) * 1967-11-06 1970-03-10 Bunker Ramo Interconnection means and method of fabrication thereof
US3684464A (en) * 1970-11-04 1972-08-15 Texas Instruments Inc Composite metal laminate material and lead frame
GB1400394A (en) * 1971-07-14 1975-07-16 Lucas Industries Ltd Method of producing electric wiring arrangement
JPS5146904B2 (ja) * 1971-09-30 1976-12-11
US3767370A (en) * 1971-11-22 1973-10-23 Texas Instruments Inc Composite thermostat material
US3786172A (en) * 1972-12-07 1974-01-15 Accra Point Arrays Corp Printed circuit board method and apparatus
JPS5236675B2 (ja) * 1973-01-25 1977-09-17
US3921285A (en) * 1974-07-15 1975-11-25 Ibm Method for joining microminiature components to a carrying structure
US3952231A (en) * 1974-09-06 1976-04-20 International Business Machines Corporation Functional package for complex electronic systems with polymer-metal laminates and thermal transposer
FR2305025A1 (fr) * 1975-03-21 1976-10-15 Thomson Csf Element de liaison reliant un dispositif semi-conducteur a son support et dispositif comportant un tel element
US4025997A (en) * 1975-12-23 1977-05-31 International Telephone & Telegraph Corporation Ceramic mounting and heat sink device
JPS5382170A (en) * 1976-12-28 1978-07-20 Ngk Insulators Ltd Method of producing coupled type ic ceramic package
US4190474A (en) * 1977-12-22 1980-02-26 Gould Inc. Method of making a printed circuit board having mutually etchable copper and nickel layers
US4301324A (en) * 1978-02-06 1981-11-17 International Business Machines Corporation Glass-ceramic structures and sintered multilayer substrates thereof with circuit patterns of gold, silver or copper
JPS5550646A (en) * 1978-10-06 1980-04-12 Hitachi Ltd Integrated circuit device
DE2853951A1 (de) * 1978-12-14 1980-07-03 Demetron Kontaktplatte fuer halbleiter-bauelemente
US4295183A (en) * 1979-06-29 1981-10-13 International Business Machines Corporation Thin film metal package for LSI chips
US4256796A (en) * 1979-11-05 1981-03-17 Rca Corporation Partially devitrified porcelain composition and articles prepared with same
JPS5678146A (en) * 1980-10-20 1981-06-26 Hitachi Ltd Semiconductor device
JPS5815241A (ja) * 1981-07-20 1983-01-28 Sumitomo Electric Ind Ltd 半導体装置用基板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5344867A (en) * 1976-10-04 1978-04-22 Tokyo Shibaura Electric Co Electric device substrate
JPS5344872A (en) * 1976-10-04 1978-04-22 Tokyo Shibaura Electric Co Electric device substrate

Also Published As

Publication number Publication date
EP0240746A2 (en) 1987-10-14
DE3177304T2 (de) 1994-03-31
US4385202A (en) 1983-05-24
EP0240746A3 (en) 1988-01-27
EP0052920A2 (en) 1982-06-02
EP0052920B1 (en) 1988-05-18
EP0240746B1 (en) 1993-12-15
EP0210380A1 (en) 1987-02-04
JPS5788795A (en) 1982-06-02
DE3177304D1 (de) 1994-01-27
EP0052920A3 (en) 1984-04-25

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