JPH02137330A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02137330A JPH02137330A JP29161888A JP29161888A JPH02137330A JP H02137330 A JPH02137330 A JP H02137330A JP 29161888 A JP29161888 A JP 29161888A JP 29161888 A JP29161888 A JP 29161888A JP H02137330 A JPH02137330 A JP H02137330A
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- Japan
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- conductor
- insulating layer
- semiconductor
- nitride film
- signal line
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000004020 conductor Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 abstract description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052782 aluminium Inorganic materials 0.000 abstract description 6
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に半導体装置内の配線間
の相互干渉を防止することに関する。
の相互干渉を防止することに関する。
従来、配線間の相互干渉を防止する方法として第３図に
示すように信号ラインＡｌ０Ｌと別の信号ラインＢ１０
２間の距離を離すことで対応していた。
示すように信号ラインＡｌ０Ｌと別の信号ラインＢ１０
２間の距離を離すことで対応していた。
上述した従来の方法では、複数の信号ラインが混在する
半導体集積回路では、相互干渉が特性に影響を与える箇
所が多く、各信号ラインを十分に離すとペレットサイズ
が増大する欠点および、完全に相互干渉を防止できない
欠点がある。
半導体集積回路では、相互干渉が特性に影響を与える箇
所が多く、各信号ラインを十分に離すとペレットサイズ
が増大する欠点および、完全に相互干渉を防止できない
欠点がある。
上述した問題は、特にロジック信号と、アナログ信号の
両方を同一チップ上で処理するような場合には顕著であ
り、ロジック信号が高感度なアナログ信号処理部へ多大
な影響を与え特性が劣化するという欠点がある。
両方を同一チップ上で処理するような場合には顕著であ
り、ロジック信号が高感度なアナログ信号処理部へ多大
な影響を与え特性が劣化するという欠点がある。
本発明の半導体装置は、半導体基板と、前記半導体基板
上に形成される半導体素子と、前記半導体基板の表面に
設けられる第１の絶縁層と、前記第１の絶縁層上に設け
られる第１の導電体もしくは第１の半導体と、第１の導
電体もしくは第１の半導体および第１の絶縁層上に設け
られる第２の絶縁層と、前記第２の絶縁層上に設けられ
る信号ラインとなる第２の導電体および第２の導電体と
分離され第１の導電体もしくは第１の半導体と電気的接
触をする第２の導電体を囲む第３の導電体と、第２．第
３の導電体上に設けられる第３の絶縁層と、前記第３の
絶縁層上に設けられる第２の導電体を囲み、第３の導電
体と電気的接触をする第４の導電体を有している。
上に形成される半導体素子と、前記半導体基板の表面に
設けられる第１の絶縁層と、前記第１の絶縁層上に設け
られる第１の導電体もしくは第１の半導体と、第１の導
電体もしくは第１の半導体および第１の絶縁層上に設け
られる第２の絶縁層と、前記第２の絶縁層上に設けられ
る信号ラインとなる第２の導電体および第２の導電体と
分離され第１の導電体もしくは第１の半導体と電気的接
触をする第２の導電体を囲む第３の導電体と、第２．第
３の導電体上に設けられる第３の絶縁層と、前記第３の
絶縁層上に設けられる第２の導電体を囲み、第３の導電
体と電気的接触をする第４の導電体を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の平面図、第２図は第１図の
Ａ−Ａ’断面図である。
Ａ−Ａ’断面図である。
半導体基板５の表面に第１の絶縁層６として、熱酸化膜
を設け、第１の絶縁層６の上に第１の導電体９としてア
ルミニウムを、信号ライン１を設ける箇所の下に設け、
第１の導電体９および第１の絶縁層６上に、プラズマＣ
ＶＤ等で形成されるシリコン窒化膜（以降窒化膜と記す
）を第２の絶縁層７として設け、窒化膜７上に、信号ラ
イン１および信号ラインと平行もしくは囲むように第３
の導電体１１を同一工程にてアルミニウムで形成する。
を設け、第１の絶縁層６の上に第１の導電体９としてア
ルミニウムを、信号ライン１を設ける箇所の下に設け、
第１の導電体９および第１の絶縁層６上に、プラズマＣ
ＶＤ等で形成されるシリコン窒化膜（以降窒化膜と記す
）を第２の絶縁層７として設け、窒化膜７上に、信号ラ
イン１および信号ラインと平行もしくは囲むように第３
の導電体１１を同一工程にてアルミニウムで形成する。
前記第３の導電体１１を形成する前工程にて、第３の導
電体１１が第１の導電体と電気的接触をするように、窒
化膜７にスルーホールを設けておく。
電体１１が第１の導電体と電気的接触をするように、窒
化膜７にスルーホールを設けておく。
次に、信号ライン１および、第３の導電体上に、第３の
絶縁層８として窒化膜８を設け、窒化膜８上に信号ライ
ン１を囲むように第４の導電体２をアルミニウムで形成
する。前記第４の導電体２を形成する前工程にて第４の
導電体２が第３の導電体１１と電気的接触をするように
窒化膜８にスルーホールを設けておく。
絶縁層８として窒化膜８を設け、窒化膜８上に信号ライ
ン１を囲むように第４の導電体２をアルミニウムで形成
する。前記第４の導電体２を形成する前工程にて第４の
導電体２が第３の導電体１１と電気的接触をするように
窒化膜８にスルーホールを設けておく。
第４図は本発明の他の実施例の断面図である。
本実施例では、前の実施例において、第１の導電体の代
わりに多結晶シリコンを用いる構成を有している。
わりに多結晶シリコンを用いる構成を有している。
この実施例では、第１の導電体の代わりに多結晶シリコ
ンを用いるため、実施例１のように、３層配線を必要と
せず、多結晶シリコンと２層配線で実現できるため、半
導体素子の形成時に使用している多結晶シリコン例えば
０ＭＯ８のゲートもしくは、バイポーラトランジスタの
エミッタ形成時に使用する多結晶シリコンを共用できる
ため、ウェハーの製造コストを安くすることが可能とな
る利点を有している。
ンを用いるため、実施例１のように、３層配線を必要と
せず、多結晶シリコンと２層配線で実現できるため、半
導体素子の形成時に使用している多結晶シリコン例えば
０ＭＯ８のゲートもしくは、バイポーラトランジスタの
エミッタ形成時に使用する多結晶シリコンを共用できる
ため、ウェハーの製造コストを安くすることが可能とな
る利点を有している。
以上説明したように本発明は、特性を劣化させるような
信号ライン間の相互干渉を半導体もしくは導電体で囲む
ことによって、完全に防止でき、問題となる信号ライン
を接近させることが可能でペレット面積を小さくできる
効果がある。
信号ライン間の相互干渉を半導体もしくは導電体で囲む
ことによって、完全に防止でき、問題となる信号ライン
を接近させることが可能でペレット面積を小さくできる
効果がある。
第１図は本発明の一実施例の平面図、第２図は、第１図
のＡ−Ａ’線断面図、第３図は従来の信号ラインのレイ
アウト図、第４図は、他の実施例の断面図である。 １・・・・・・信号ライン（第２の導電体）、２・・・
・・・第４の導電体、５・・・・・・半導体基板、６・
・・・・・第１の絶縁層、７・・・・・・第２の絶縁層
、８・・・・・・第３の絶縁層、９・・・・・・第１の
導電体（アルミニウム）、１１・・・・・・第３の導電
体、１０１・・・・・・信号ラインＡ、１０２・・・・
・・信号ラインＢ、１０９・・・・・・第１の半導体（
多結晶シリコン）。 代理人 弁理士 内 原 晋 Ｍ１図 第３図 第４図
のＡ−Ａ’線断面図、第３図は従来の信号ラインのレイ
アウト図、第４図は、他の実施例の断面図である。 １・・・・・・信号ライン（第２の導電体）、２・・・
・・・第４の導電体、５・・・・・・半導体基板、６・
・・・・・第１の絶縁層、７・・・・・・第２の絶縁層
、８・・・・・・第３の絶縁層、９・・・・・・第１の
導電体（アルミニウム）、１１・・・・・・第３の導電
体、１０１・・・・・・信号ラインＡ、１０２・・・・
・・信号ラインＢ、１０９・・・・・・第１の半導体（
多結晶シリコン）。 代理人 弁理士 内 原 晋 Ｍ１図 第３図 第４図
Claims (1)
- 半導体基板と、前記半導体基板上に形成される半導体素
子と、前記半導体基板の表面に設けられる第１の絶縁層
と、前記第１の絶縁層上に設けられる第１の導電体もし
くは第１の半導体と、第１の導電体もしくは第１の半導
体および第１の絶縁層上に設けられる第２の絶縁層と、
前記第２の絶縁層上に設けられる信号ラインとなる第２
の導電体および第２の導電体と分離され第１の導電体も
しくは第１の半導体と電気的接触をする第２の導電体を
囲む第３の導電体と、第２、第３の導電体上に設けられ
る第３の絶縁層と、前記第３の絶縁層上に設けられる第
２の導電体を囲み、第３の導電体と電気的接触をする第
４の導電体を持つことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29161888A JPH02137330A (ja) | 1988-11-18 | 1988-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29161888A JPH02137330A (ja) | 1988-11-18 | 1988-11-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02137330A true JPH02137330A (ja) | 1990-05-25 |
Family
ID=17771284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29161888A Pending JPH02137330A (ja) | 1988-11-18 | 1988-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02137330A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151847A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPS63268257A (ja) * | 1987-04-27 | 1988-11-04 | インターナシヨナル・ビジネス・マシーンズ・コーポレーション | シールド伝送線構造体の製造方法 |
-
1988
- 1988-11-18 JP JP29161888A patent/JPH02137330A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151847A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPS63268257A (ja) * | 1987-04-27 | 1988-11-04 | インターナシヨナル・ビジネス・マシーンズ・コーポレーション | シールド伝送線構造体の製造方法 |
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