JPH02127618A - Liquid crystal display circuit - Google Patents

Liquid crystal display circuit

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JPH02127618A
JPH02127618A JP28202388A JP28202388A JPH02127618A JP H02127618 A JPH02127618 A JP H02127618A JP 28202388 A JP28202388 A JP 28202388A JP 28202388 A JP28202388 A JP 28202388A JP H02127618 A JPH02127618 A JP H02127618A
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liquid crystal
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誠 金子
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Abstract

PURPOSE:To prevent a flicker based upon frame time control and to make a gradational display by making the gradational display under both voltage control wherein a driving voltage is varied, frame by frame, and frame time control. CONSTITUTION:A liquid crystal display device 3 is driven by the liquid crystal display circuit composed of a gradation control circuit 1 and an electrode driving circuit 2. A gradation control circuit 1 controls gradations by varying a voltage VS applied to the electrode driving circuit 2 in three stages (Va1-Va3). Further, the display is made in units of three frames and when the display density is small, only one or two frames are displayed. Consequently, the gradation control is carried out by both the number of display frames and the driving voltage. Consequently, the gradational display is made nearly without generating any flicker.

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、液晶表示器を駆動する液晶表示回路に係わ
り、特に、階調表示を行うことができる液晶表示回路に
関する。
DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention relates to a liquid crystal display circuit that drives a liquid crystal display, and particularly to a liquid crystal display circuit that can perform gradation display.

「従来の技術」 液晶表示器の階調表示(濃淡表示)を行う液晶表示回路
として、フレーム表示の回数を階調に応じて変えるもの
が知られている。すなわち、この液晶表示回路は、例え
ば8階調表示を行う場合、8フレ一ム単位で表示を行う
もので、階調「0」の場合は全く表示を行わず、階調r
lJの場合は8フレームに1回表示を行い、階調「2」
の場合は8フレームに2回表示を行い、・・・・、階調
「7」の場合は8フレームの全フレームにおいて表示を
行うようになっている。
"Prior Art" As a liquid crystal display circuit that performs gradation display (gradation display) on a liquid crystal display, one that changes the number of frame displays depending on the gradation is known. In other words, for example, when performing 8-gradation display, this liquid crystal display circuit performs display in units of 8 frames, and in the case of gradation "0", no display is performed at all, and when the gradation is r
In the case of lJ, display is performed once every 8 frames, and the gradation is "2".
In the case of gradation "7", display is performed twice in 8 frames, and in the case of gradation "7", display is performed in all 8 frames.

「発明が解決しようとする課題」 しかしながら、このような液晶表示回路によれば、表示
にフリッカ(ちらつき)が表れ、見にくくなるという欠
点があった。
``Problems to be Solved by the Invention'' However, such a liquid crystal display circuit has a drawback in that flicker appears on the display, making it difficult to see.

この発明は上述した事情に鑑みてなされたもので、フリ
ッカがほとんど生じない階調表示を行うことができる液
晶表示回路を提供することを目的としている。
The present invention has been made in view of the above-mentioned circumstances, and an object of the present invention is to provide a liquid crystal display circuit that can perform gradation display with almost no flicker.

「課題を解決するための手段」 この発明は、複数ビットの表示データに対応する階調で
表示を行う液晶表示回路において、フレーム毎に異なる
駆動電圧を周期的に繰り返し出力する駆動電圧出力回路
と、前記表示データの値に対応するフレームタイミング
において電極駆動信号を出力する駆動信号出力回路とを
具備することを特徴としている。
"Means for Solving the Problems" The present invention relates to a drive voltage output circuit that periodically and repeatedly outputs a different drive voltage for each frame in a liquid crystal display circuit that displays in gradations corresponding to multiple bits of display data. , and a drive signal output circuit that outputs an electrode drive signal at a frame timing corresponding to the value of the display data.

「作用」 この発明によれば、フレーム毎に駆動電圧を変える電圧
制御と、複数フレームの内の何フレー12において表示
を行うかというフレーム時間制御の双方によって階調表
示を行う。これにより、フレーム時間制御に基づくチラ
ッキを防止して、しかも、多階調表示が可能となる。
"Operation" According to the present invention, gradation display is performed by both voltage control that changes the drive voltage for each frame and frame time control that determines in which frame 12 of a plurality of frames display is performed. This prevents flickering due to frame time control and enables multi-gradation display.

「実施例」 以下、図面を参照してこの発明の一実施例について説明
する。第1図はこの発明の一実施例による液晶表示回路
の構成を示す回路図であり、この図に示す液晶表示回路
は大きく分けると、階調制御回路lと電極駆動回路2と
から構成されている。
"Embodiment" Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing the configuration of a liquid crystal display circuit according to an embodiment of the present invention. The liquid crystal display circuit shown in this figure is roughly divided into a gradation control circuit 1 and an electrode drive circuit 2. There is.

また、3はこの液晶表示回路によって駆動される液晶表
示器であり、この例では7本の走査電極X1〜X7と、
5本の信号電極Yl−Y5が設けられている。なお、電
極駆動回路2は従来から周知の回路である。
Further, 3 is a liquid crystal display driven by this liquid crystal display circuit, and in this example, seven scanning electrodes X1 to X7,
Five signal electrodes Yl-Y5 are provided. Note that the electrode drive circuit 2 is a conventionally well-known circuit.

次に、階調制御回路lにおいて、Tlは液晶表示器3の
フレーム走査の開始時点を指示ケるフレーム信号FLM
(パルス信号)が印加される端子、第2は後述する極性
切換信号Mが印加される端子、T3〜T5は各々表示デ
ータ(3ビツト)が印加される端子である。また、5は
アンドゲート、6は2ビットのカウンタである。このカ
ウンタ6はフレーム信号FLMをアップカウントするカ
ウンタであり、そのカウント出力が「2」となった時点
でアンドゲート5から“l”信号が出力されてリセット
される。すなわち、このカウンタ6は3進カウンタとし
て構成されており、そのカウント出力はフレーム信号F
LMが供給される毎にrOJ、rl J。
Next, in the gradation control circuit 1, Tl is a frame signal FLM that indicates the start point of frame scanning of the liquid crystal display 3.
A second terminal is a terminal to which a pulse signal (pulse signal) is applied, a second terminal is a terminal to which a polarity switching signal M to be described later is applied, and T3 to T5 are terminals to which display data (3 bits) is applied. Further, 5 is an AND gate, and 6 is a 2-bit counter. This counter 6 is a counter that counts up the frame signal FLM, and when the count output reaches "2", the AND gate 5 outputs a "1" signal and is reset. That is, this counter 6 is configured as a ternary counter, and its count output is the frame signal F.
rOJ, rl J each time LM is supplied.

第2 j、ro J・・・・・と変化する。7はカウン
タ6の出力をデコードするデコーダ、8〜IOはデコー
ダ7の出力によって開閉制御されるアナログスイッチで
ある。11は分圧回路であり、電源電圧Vc(+17■
)を抵抗によって分圧した電圧V a 1 = V a
3を出力する。ここで、電圧Val〜Va3は各々16
.5V〜14.5Vの間の電圧で、それぞれの電圧を供
給した場合の表示濃度が概略4:2:lとなるように設
定され、Val >Va2 >Va3の関1係がある。
2nd j, ro J... and so on. 7 is a decoder that decodes the output of the counter 6, and 8 to IO are analog switches whose opening and closing are controlled by the output of the decoder 7. 11 is a voltage dividing circuit, and the power supply voltage Vc (+17■
) divided by the resistor V a 1 = V a
Outputs 3. Here, the voltages Val to Va3 are each 16
.. A voltage between 5 V and 14.5 V is set so that the display density when each voltage is supplied is approximately 4:2:1, and there is a relationship of Val>Va2>Va3.

12〜14はアンドゲート、15はオアゲートであり、
このオアゲート15の出力データが電極駆動データDと
して電極駆動回路2へ供給される。
12 to 14 are AND gates, 15 is OR gate,
The output data of this OR gate 15 is supplied as electrode drive data D to the electrode drive circuit 2.

次に、電極駆動回路2において、第4はラブチクロック
CLが印加される端子、第5はシフトクロックCPが印
加される端子である。17は液晶表示器3の信号電極の
数と同じ5ビツトのシフトレジスタであり、シフトクロ
ックCPに基づいてオアゲート15の出力データを読み
込む。データラッチ18はシフトレジスタ17の出力デ
ータを読み込む5ヒツトのラッチであり、シフトクロツ
タCPが5パルス出力される毎に1パルス出力されるラ
ブチクロックCLに基づいてデータ読み込みを行う。す
なわち、シフトレジスタ17に電極駆動データDが5デ
ータ(5ビツト)読み込まれる毎にそのデータDがデー
タラッチ18に読み込まれる。そして、読み込まれたデ
ータが選択スイッチ19へ供給される。選択スイッチ1
9はデータラッチ18の5本の出力が各々供給される5
個の入力端と、各入力端の各々に対応して設けられた第
1.第2の出力端を有しくすなわち、合計lOの出力端
を有し)、1つの入力端へl”が供給された場合は、そ
の入力端に対応する第1.第2の出力端から各々“1゛
0”を出力し、1つの入力端へ°0”が供給された場合
は、対応する第1.第2の出力端から“0”1″を出力
する。この選択スイッチ19の出力は各々トランスファ
ゲート′rGへ供給され、各トランスファゲートTGを
開閉制御する。すなわち、選択スイッチ19からトラン
スファゲートTGへ“l”が供給された場合は、そのゲ
ートTGが開となり、“0”が供給された場合は閉とな
る。
Next, in the electrode drive circuit 2, the fourth terminal is a terminal to which the Lovechi clock CL is applied, and the fifth terminal is a terminal to which the shift clock CP is applied. A 5-bit shift register 17 has the same number of signal electrodes as the liquid crystal display 3, and reads the output data of the OR gate 15 based on the shift clock CP. The data latch 18 is a 5-hit latch that reads the output data of the shift register 17, and reads data based on the love clock CL, which is outputted one pulse every time the shift clock CP outputs five pulses. That is, every time 5 data (5 bits) of electrode drive data D are read into the shift register 17, that data D is read into the data latch 18. The read data is then supplied to the selection switch 19. selection switch 1
9 is 5 to which each of the five outputs of the data latch 18 is supplied.
input terminals, and a first input terminal provided corresponding to each input terminal. (i.e., it has a total of lO outputs), and when l'' is supplied to one input, the first and second outputs corresponding to that input, respectively. If “1゛0” is output and °0” is supplied to one input terminal, the corresponding first. "0" and "1" are output from the second output terminal.The outputs of the selection switch 19 are supplied to the transfer gate 'rG, respectively, and control the opening and closing of each transfer gate TG.In other words, from the selection switch 19 to the transfer gate TG When "1" is supplied, the gate TG is opened, and when "0" is supplied, it is closed.

21は分圧回路であり、アナログスイッチ8〜10のい
ずれかを介して供給される電圧Vsを抵抗によって分圧
した電圧V1〜V4(Vl>V2>V3>V4)を出力
する。22は極性反転信号Mを反転するインバータ、2
3はシフトレジスタである。このシフトレジスタ23は
液晶表示器3の走査型tffiXl〜X7と同数の7ビ
ツトのシフトレジスタであり、フレーム信号FLMがラ
ッチクロックCLによって読み込まれて第1出力端が“
l”となり、次いで、ラッチクロックCLのタイミング
で第2〜第7出力端が順次“l”となり、次に、再びフ
レーム信号FLMがラッチクロックCLによって読み込
まれて第1出力端が“l”になり、以下、この動作が繰
り返される。24は前述した選択スイッチ19と同様に
構成された選択スイッチであり、ソフトレジスタ23の
出力を受ける7個の入力端と、各入力端に対応する14
個の出力端を存しており、各出力端の信号によってトラ
ンスファゲートT Gが開閉制御される。
A voltage dividing circuit 21 outputs voltages V1 to V4 (Vl>V2>V3>V4) obtained by dividing the voltage Vs supplied through any of the analog switches 8 to 10 using resistors. 22 is an inverter that inverts the polarity inversion signal M;
3 is a shift register. This shift register 23 is a 7-bit shift register with the same number as the scanning type tffiXl to X7 of the liquid crystal display 3, and the frame signal FLM is read in by the latch clock CL, and the first output terminal is
Then, the second to seventh output terminals sequentially become "l" at the timing of the latch clock CL, and then the frame signal FLM is read again by the latch clock CL, and the first output terminal becomes "l". 24 is a selection switch configured similarly to the selection switch 19 described above, and has seven input terminals that receive the output of the soft register 23 and 14 corresponding to each input terminal.
The transfer gate TG is opened and closed by a signal from each output terminal.

次に、上述した電極駆動回路2の動作を説明する。なお
、極性反転信号Mが“1” したがってインバータ22
の出力が“0”であるとして説明を行う。
Next, the operation of the electrode drive circuit 2 described above will be explained. Note that the polarity inversion signal M is "1", so the inverter 22
The explanation will be given assuming that the output of is "0".

まず、液晶表示器3の第1行目のドツト列を表示するた
めの電極駆動データDが、階調制御回路lからシフトク
ロックCPのタイミングで順次出力され、シフトレジス
タ17に読み込まれる。そして、この読み込みが終了し
た時点で、ラッチクロックCLによってシフトレジスタ
17内のデータがデータラッチ18に読み込まれ、選択
スイッチ19へ出力される。これにより、データラッチ
18の“l”信号の出力端に対応する信号電極Yへ接地
電位が、“0”信号の出力端に対応する信号電極Yへ電
圧■3が各々トランスファゲートTGを介して供給され
る。一方、シフトレジスタ17内のデータがデータラッ
チ18に読み込まれた時点で、フレーム信号FLMがシ
フトレジスタ23に読み込まれ、これにより、シフトレ
ジスタ23の第1出力端から“1”が、第2〜第7出力
端から各々“0“が出力される。この結果、電圧Vsが
2個のトランスファゲートTGを介して走査電極Xlへ
印加され、また電圧■4が2gのトランスファゲートT
Gを介して電極X2〜X7へ印加される。
First, electrode drive data D for displaying the first row of dots on the liquid crystal display 3 is sequentially outputted from the gradation control circuit 1 at the timing of the shift clock CP and read into the shift register 17. When this reading is completed, the data in the shift register 17 is read into the data latch 18 by the latch clock CL, and is output to the selection switch 19. As a result, the ground potential is applied to the signal electrode Y corresponding to the output end of the "l" signal of the data latch 18, and the voltage ■3 is applied to the signal electrode Y corresponding to the output end of the "0" signal through the transfer gate TG. Supplied. On the other hand, at the time when the data in the shift register 17 is read into the data latch 18, the frame signal FLM is read into the shift register 23, and as a result, "1" is transferred from the first output terminal of the shift register 23 to the second to "0" is output from each seventh output terminal. As a result, the voltage Vs is applied to the scan electrode Xl via the two transfer gates TG, and the voltage 4 is applied to the 2g transfer gate T.
G is applied to the electrodes X2 to X7.

しかして、いま、データラッチ18の第2出力端から“
l”が、また、池の出力端から“θ″が出力されたとす
ると、走査電極XIと信号電極72間に、 Vs−0=Vs なる電圧が印加され、これにより、電極X 1 、Y2
の交点のドツトが表示される。一方、走査電極XIと信
号電極Yl、Y3〜Y5の間には各々、4−V3 なる低い電圧が印加される。この場合、2つの電極の交
点の各ドツトは表示されない。
However, now, from the second output terminal of the data latch 18, “
l" and "θ" are output from the output end of the pond, a voltage of Vs-0=Vs is applied between the scanning electrode XI and the signal electrode 72, and thereby the electrodes X1, Y2
A dot at the intersection of is displayed. On the other hand, a low voltage of 4-V3 is applied between the scanning electrode XI and the signal electrodes Yl, Y3 to Y5, respectively. In this case, each dot at the intersection of two electrodes is not displayed.

次に、上述した第1行目の表示が行なわれている間に、
第2行目を表示するためのデータDがシフトレジスタ1
7に順次読み込まれる。そして、この読み込みが終了し
た時点で、シフトレジスタ17内のデータがデータラッ
チ18に移され、また、ソフトレジスタ23の第2出力
端が“1”となり、これにより、第2行目のドツト列の
表示が行なわれ、以下、上記の動作が繰り返えされる。
Next, while the above-mentioned first line is being displayed,
Data D for displaying the second line is in shift register 1
7 are read sequentially. When this reading is completed, the data in the shift register 17 is transferred to the data latch 18, and the second output terminal of the soft register 23 becomes "1", which causes the dot column in the second row to be transferred to the data latch 18. is displayed, and the above operations are repeated thereafter.

ところで、周知のように、液晶は直流を印加すると劣化
が速く、したがって、液晶へ印加する電圧の極性を周期
的に変える必要がある。極性切換信号Mはこのための信
号であり、一定周期(例えば、フレーム信号FLMと同
一の周期)で“l”0”を繰り返す。信号Mが“1”の
場合は、上記の電圧が電極間に印加される。一方、信号
Mが“0”の場合は、デークラッチ18の出力が”I”
の時、0−Vs=−Vs なる電圧が電極間に印加され、データラッチ18の出力
が“0”の時は、 1−V2 なる電圧が電極間に印加され、電極間に印加される電圧
の絶対値がM=“l”の場合と等しくなる。
By the way, as is well known, when a direct current is applied to a liquid crystal, it deteriorates quickly, and therefore it is necessary to periodically change the polarity of the voltage applied to the liquid crystal. The polarity switching signal M is a signal for this purpose, and repeats "l" and "0" at a constant cycle (for example, the same cycle as the frame signal FLM).When the signal M is "1", the above voltage is applied between the electrodes. On the other hand, when the signal M is "0", the output of the day clutch 18 is "I".
When , a voltage of 0-Vs=-Vs is applied between the electrodes, and when the output of the data latch 18 is "0", a voltage of 1-V2 is applied between the electrodes, and the voltage applied between the electrodes is The absolute value of is equal to the case where M=“l”.

次に、階調制御回路1の動作を説明する。まず、この階
調制御回路lの動作原理は次の通りである。
Next, the operation of the gradation control circuit 1 will be explained. First, the operating principle of this gradation control circuit 1 is as follows.

すなわち、まず、電極駆動回路2へ供給する電圧Vsを
3段階(Val=Va3)に変化させることによって階
調を制御する。また、3フレームを単位として表示を行
い、表示濃度が小の場合はlフレームまたは2フレーム
のみ表示を行う。そして、上記の電圧制御およびフレー
ム制御の双方によって階調制御を行う。以下詳述する。
That is, first, the gradation is controlled by changing the voltage Vs supplied to the electrode drive circuit 2 in three stages (Val=Va3). Further, display is performed in units of three frames, and if the display density is low, only one frame or two frames are displayed. Then, gradation control is performed by both the voltage control and frame control described above. The details will be explained below.

まず、カウンタ6のカウント出力は、フレーム信号FL
Mが供給される毎にO−1→2→0→l・と変化し、し
たがって、デコーダ7の出力端<0 >、<1 >、<
2 >が各フレーム毎に順次繰り返し、“l”となる。
First, the count output of the counter 6 is the frame signal FL
Each time M is supplied, the output terminals of the decoder 7 change as O-1 → 2 → 0 → l. Therefore, the output terminals of the decoder 7 <0>, <1>, <
2 > is repeated in sequence for each frame, resulting in "l".

これにより、アナログスイッチ8〜10が順次繰り返し
開状態となり、電圧Vsがフレーム毎に Va3−”Va2−>Val−Va3=Va2−”−と
変化する。なお、以下、カウンタ6のカウント出力をフ
レーム番号という。一方、表示データは端子T3〜T5
を介してアンドゲート12〜14へ供給され、これらの
アンドゲートにおいてデコーダ7の出力とのアンドがと
られ、さらに各アンドゲート12〜14の出力がオアゲ
ート15へ供給され、このオアゲート15の出力が電極
駆動データりとして出力される。
As a result, the analog switches 8 to 10 are sequentially and repeatedly brought into the open state, and the voltage Vs changes from Va3-"Va2->Val-Va3=Va2-"- every frame. Note that, hereinafter, the count output of the counter 6 will be referred to as a frame number. On the other hand, display data is displayed at terminals T3 to T5.
These AND gates perform an AND with the output of the decoder 7, and the outputs of the AND gates 12 to 14 are further supplied to the OR gate 15, and the output of the OR gate 15 is It is output as electrode drive data.

いま、第2図(イ)に示す信号をフレーム信号FL M
とし、(ロ)をカウンタ6のカウント出力とする。この
場合、表示データが「l」(“o、o、i”)の時は、
データDが同図(ハ)に示すように、第0フレームでの
み“l”なり、したがって、第0フレームでのみ表示が
行なわれる。また、この第0フレームでは、電圧Vsが
Va3となる。同図(ニ)に駆動電圧Vsを示す。ここ
で示す駆動電圧Vsは表示が行なわれる(データDか“
l”の場合)フレームのみを示し、表示が行なわれない
(データDが“0”の場合)フレームはO■で示してお
り、以下、同様の表し方とする。すなわち、表示データ
rlJは、3フレームに1回表示され、かつ、最も低い
電圧で駆動される。したがって、表示濃度は小さくなる
。次に、表示データが「2」(“0,1.0”)の場合
は、データDが同図(ホ)に示すように、第1フレーム
でのみ“1”なり、しrこがって、第1フレームでのみ
表示が行なわれる。また、この第1フレームでは、電圧
VsがVa2となる。同図(へ)に駆動電圧Vsを示す
。すなわち、表示データ「2」は、3フレームに1回表
示され、かつ、中位の電圧で駆動される。したがって、
表示濃度は表示データrlJの場合より大きくなる。次
に、表示データがr3J(’0.1,1”)の場合は、
データDおよび駆動電圧Vsが各々同図(1−)、(チ
)のようになる。すなわち、この場合、第0.第1フレ
ームにおいて表示が行なわれ、また、駆動電圧VsはV
a3およびVa2となる。したがって、表示濃度は表示
データ「l」と表示データ「2」の場合の濃さを加えた
ものとなる。以下同様に、表示データ「4」〜「7」に
対応して同図(す)〜(夕)に示す表示タイミングおよ
び駆動電圧Vsによる表示が行なわれる。
Now, the signal shown in FIG. 2 (a) is called a frame signal FLM
and (b) is the count output of the counter 6. In this case, when the display data is “l” (“o, o, i”),
As shown in FIG. 3C, data D becomes "l" only in the 0th frame, and therefore is displayed only in the 0th frame. Further, in this 0th frame, the voltage Vs becomes Va3. The drive voltage Vs is shown in (d) of the same figure. The drive voltage Vs shown here is displayed (data D or "
The frame that is not displayed (when data D is "0") is indicated by O■, and will be expressed in the same way below.In other words, the display data rlJ is It is displayed once every three frames and is driven at the lowest voltage. Therefore, the display density is small. Next, when the display data is "2"("0,1.0"), the data D As shown in FIG. 5(E), it becomes "1" only in the first frame, and the display is performed only in the first frame. Further, in this first frame, the voltage Vs becomes Va2. The drive voltage Vs is shown in FIG. That is, display data "2" is displayed once every three frames and is driven with a medium voltage. therefore,
The display density is greater than that of display data rlJ. Next, if the display data is r3J ('0.1,1''),
Data D and drive voltage Vs are as shown in (1-) and (h) of the same figure, respectively. That is, in this case, the 0th. Display is performed in the first frame, and the driving voltage Vs is V
a3 and Va2. Therefore, the display density is the sum of the display data "l" and the display data "2". Similarly, display is performed using the display timings and drive voltages Vs shown in FIG.

このように、上記実施例においては、表示フレーム数お
よび駆動電圧の双方によって階調制御が行なわれる。こ
の結果、階調制御の段数が多い場合においても、表示フ
レーム数の制御段数が少なくて済み、したがって、チラ
ッキを最小限とすることができる。
In this way, in the embodiment described above, gradation control is performed by both the number of display frames and the drive voltage. As a result, even when the number of stages of gradation control is large, the number of stages of controlling the number of display frames can be reduced, and flickering can therefore be minimized.

「発明の効果」 以上説明したように、この発明によれば、フレーム毎に
異なる駆動電圧を周期的に繰り返し出力する駆動電圧出
力回路と、前記表示データの値に対応するフレームタイ
ミングにおいて電極駆動信号を出力する駆動信号出力回
路とを設けたので、チラッキをほとんど発生させること
なく多階調の表示を行うことができる効果がある。
"Effects of the Invention" As explained above, according to the present invention, there is provided a drive voltage output circuit that periodically and repeatedly outputs a different drive voltage for each frame, and an electrode drive signal at a frame timing corresponding to the value of the display data. Since the drive signal output circuit is provided, it is possible to perform multi-gradation display with almost no flickering.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はこの発明の一実施例の構成を示す回路図、第2
図は同実施例の動作を説明するためのタイミング図であ
る。 l・・・・・階調制御回路、6・・・・・カウンタ、7
・・・・・・デコーダ、8〜10・・・・・・アナログ
スイッチ、12〜14・・・・・・アンドゲート、15
・・・・・・オアゲート。
FIG. 1 is a circuit diagram showing the configuration of an embodiment of the present invention, and FIG.
The figure is a timing chart for explaining the operation of the same embodiment. l...Gradation control circuit, 6...Counter, 7
...Decoder, 8-10...Analog switch, 12-14...And gate, 15
...or gate.

Claims (1)

【特許請求の範囲】[Claims] 複数ビットの表示データに対応する階調で表示を行う液
晶表示回路において、フレーム毎に異なる駆動電圧を周
期的に繰り返し出力する駆動電圧出力回路と、前記表示
データの値に対応するフレームタイミングにおいて電極
駆動信号を出力する駆動信号出力回路とを具備してなる
液晶表示回路。
In a liquid crystal display circuit that performs display with gradations corresponding to multiple bits of display data, there is a drive voltage output circuit that periodically and repeatedly outputs a different drive voltage for each frame, and an electrode output circuit that periodically and repeatedly outputs a different drive voltage for each frame, and a drive voltage output circuit that periodically outputs a different drive voltage for each frame. A liquid crystal display circuit comprising a drive signal output circuit that outputs a drive signal.
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