JPH02125354A - Memory access device - Google Patents

Memory access device

Info

Publication number
JPH02125354A
JPH02125354A JP27898688A JP27898688A JPH02125354A JP H02125354 A JPH02125354 A JP H02125354A JP 27898688 A JP27898688 A JP 27898688A JP 27898688 A JP27898688 A JP 27898688A JP H02125354 A JPH02125354 A JP H02125354A
Authority
JP
Japan
Prior art keywords
data
signal
memory
address
access
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP27898688A
Other languages
Japanese (ja)
Inventor
Mikio Miura
幹夫 三浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP27898688A priority Critical patent/JPH02125354A/en
Publication of JPH02125354A publication Critical patent/JPH02125354A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To prevent data read from being hindered by generating a ready signal at the time when a memory read device does not access a memory means and executing the access of a central processing unit at a prescribed timing in response to this ready signal. CONSTITUTION:Though a central processing unit 1 outputs an access request signal ASTB in the high level at an arbitrary time, a ready signal RDY1 is generated when a memory read device 2 does not access a memory means 3, and the access of the central processing unit 1 is executed at a prescribed timing in response to this signal RDY1. Consequently, the central processing unit is held in the wait state till the access after generation of the access request signal. Thus, data read of the memory read device 2 from the memory means 3 is not hindered, and read data of the memory read device 2 is not disturbed. Further, the access waiting time is shortest in the then condition because the central processing unit 1 accesses the memory means 3 at the timing when the access is possible.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は1表示データ、プリンターの印字データ等のデ
ータを記憶するデータメモリに関し、特に、表示又はプ
リントアウトのためにデータメモリのデータを読み出し
、かつ中央処理装置でデータメモリのデータを更新する
、データメモリの読み書き装置に関する。
Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a data memory that stores data such as display data and print data of a printer, and particularly relates to a method for reading out data in the data memory for display or printout. , and relates to a data memory read/write device that updates data in the data memory with a central processing unit.

〔従来の技術〕[Conventional technology]

例えば、最近のLC:D (液晶デイスプレィ)等を用
いた表示装置では、表示部のドツト数が少ない場合は、
LCDC(液晶表示コントローラ)がlラスク分のデー
タの転送を行ってから次のラスタのデータの転送を開始
するまでの間は、表示データを書込むデータメモリをア
クセスしないので。
For example, in a display device using a recent LC:D (liquid crystal display), etc., if the number of dots on the display section is small,
The data memory for writing display data is not accessed from the time the LCDC (liquid crystal display controller) transfers data for 1 raster until it starts transferring data for the next raster.

この期間を利用してCPU (中央処理装置)がデータ
メモリをアクセスすることにより、LCDCのデータア
クセスを阻害せずにCPUがデータメモリの内容を変更
(更新、書替え)あるいは参照していた。
By using this period to access the data memory, the CPU changes (updates, rewrites) or refers to the contents of the data memory without interfering with data access by the LCDC.

一方、表示部のドツト数が多くなる場合においては、L
CDCのデ・−タメモリアクセスする回数(頻度)が多
くなり、データメモリへのアクセスのCPUへの割当時
間が少なくなることにより。
On the other hand, when the number of dots on the display increases, L
The number of times (frequency) of data memory accesses of the CDC increases, and the time allocated to the CPU for accessing the data memory decreases.

CPUがデータメモリの内容を変更あるいは参照に要す
る時間が無視できないほど長くなっていた。
The time required for the CPU to change or refer to the contents of the data memory has become so long that it cannot be ignored.

またCPUがLCDCと非同期にデータメモリをアクセ
スすれば、表示データの乱れがノイズとして表示に表わ
れていた。
Furthermore, if the CPU accesses the data memory asynchronously with the LCD, disturbances in display data appear on the display as noise.

従来においては、LCD等を用いた表示装置の表示ドツ
ト数が多くなった場合の上記の問題を解決するために例
えば、特開昭63−163644号公報(メモリアクセ
ス回路)に提示されているように、LCDCなど外部装
置へデータを順次出力する制御手段によって先読された
データを一時記憶する手段を設けて、CPUがデータメ
モリをアクセスする時間においても外部装置に定期的な
表示データの転送を行う、などの工夫がなされていた。
Conventionally, in order to solve the above-mentioned problem when the number of display dots on a display device using an LCD or the like increases, a method has been proposed, for example, as disclosed in Japanese Patent Application Laid-Open No. 163644/1983 (Memory Access Circuit). In addition, a means for temporarily storing data read in advance by a control means that sequentially outputs data to an external device such as an LCD is provided, and display data can be periodically transferred to the external device even when the CPU accesses the data memory. Efforts were made to do this.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記のメモリアクセス回路においては、LCDバッファ
メモリ4バイトとCPU書込バッファメモリ2バイトの
6バイト分の3ステートラツチ。
In the above memory access circuit, a 6-byte 3-state latch is used: 4 bytes of LCD buffer memory and 2 bytes of CPU write buffer memory.

CI30書込バツフアと称する2バイト分の3ステート
バツフア、LCD/CPUサイクルコントローラ、バッ
ファゲートコントローラ、LCDデータバス(DB)コ
ントローラ、およびCPUDBコントローラ、などのか
なりの規模のハードウェアを必要とし、また、詳述され
ていない各コントローラ部は、複雑なタイミングを要求
されるという問題がある。
It requires a considerable amount of hardware, including a 2-byte, 3-state buffer called the CI30 write buffer, an LCD/CPU cycle controller, a buffer gate controller, an LCD data bus (DB) controller, and a CPUDB controller. However, there is a problem in that each controller unit, which is not described in detail, requires complicated timing.

本発明は、データメモリからLCDなど外部装置へのデ
ータ転送を阻害することなく、比較的に簡単な回路で、
比較的に高速に、かつCPUが外部装置にメモリデータ
を転送するメモリ読出し装置と非同期のメモリアクセス
を可能にすることを目的とする。
The present invention uses a relatively simple circuit without interfering with data transfer from a data memory to an external device such as an LCD.
It is an object of the present invention to enable relatively high-speed memory access by a CPU and asynchronously with a memory reading device that transfers memory data to an external device.

(11題を解決するための手段〕 本発明のメモリアクセス装置は、アドレス信号ライン(
13)およびデータ信号ライン(14)を有し。
(Means for Solving Problem 11) The memory access device of the present invention has an address signal line (
13) and a data signal line (14).

データ信号ライン(6)に与えられるデータを読み書き
するメモリ手段(3);第1組のアドレスバス(11)
と、前記メモリ手段(3)のデータ信号ライン(14)
に接続された第1組のデータバス(6)とを有し、第1
組のアドレスバス(11)にアドレス信号を定周期で出
力して前記メモリ手段(3)のデータを読出し、この定
周期の読出しに同期したアクセス中を示す定時間幅の定
周期信号(MCLKのH)を発生するメモリ読出し装置
1(2);クロックパルス(CLK)を発生するパルス
発生手段(10) ;第2組のアドレスバス(I2)と
第2紐のデータバス(7)を有し、前記メモリ手段(3
)をアクセスするとき、アクセス要求信号(ASTBの
H)を発生し第2組のアドレスバス(12)にアドレス
信号を出力し、該アクセス要求信号(ASTBのH)を
発生した後下記レディ信号(RD■1の■)が現われて
から所定個のクロックパルス(CLK)の発生後にアク
セスを終了する中央処理装置(1);前記メモリ手段(
3)のアドレス信号ライン(13)に、前記第1組のア
ドレスバス(11)と前記第2組のアドレスバス(12
)を選択的に接続するアドレスバス接続手段(5);前
記メモリ手段(3)のデータ信号ライン(14)と前記
第2組のデータバス(7)を選択的に接続するデータバ
ス接続手段(8);および、前記定周期信号(MCLK
の1りがあるとき前記アドレスバス接続手段(5)に前
記メモリ手段(3)のアドレス信号ライン(13)への
第1組のアドレスバス(11)の接続を指示(SELの
11)シ前記定周期信号(MCLKのH)がない(MC
LKがL)ときには前記アドレスバス接続手段(5)に
前記メモリ手段(3)のアドレス信号ライン(13)へ
の第2組のアドレスバス(12)の接続を指示(SEL
のL)L、前記アクセス要求信号(ASTBのH)の発
生に応答してその後の前記定周期信号(MCLKの■)
の消滅(MCLKがL)を待ってレディ信号(RDYI
のH)を発生し、このレディ信号(RDYIのH)を発
生してから少くとも前記中央処理装置(1)の前記アク
セス終了まで前記データバス接続手段(8)に前記メモ
リ手段(3)のデータ信号ライン(14)と前記第2組
のデータバス(7)との接続を指示(ENのH)するタ
イミング制御手段(4);を備える。
Memory means (3) for reading and writing data applied to data signal lines (6); first set of address buses (11);
and a data signal line (14) of said memory means (3).
a first set of data buses (6) connected to the first set of data buses (6);
The data in the memory means (3) is read out by outputting an address signal to the set address bus (11) at regular intervals, and a fixed periodic signal (MCLK of MCLK) with a fixed time width indicating that an access is in progress is synchronized with this fixed periodic readout. A memory reading device 1 (2) that generates a clock pulse (CLK); a pulse generating means (10) that generates a clock pulse (CLK); a second set of address buses (I2) and a second string of data buses (7); , the memory means (3
), an access request signal (ASTB H) is generated, an address signal is output to the second set of address buses (12), and after the access request signal (ASTB H) is generated, the following ready signal ( a central processing unit (1) that terminates the access after a predetermined number of clock pulses (CLK) have been generated after the appearance of RD (■) in 1;
3), the first set of address buses (11) and the second set of address buses (12)
); data bus connection means (5) for selectively connecting the data signal line (14) of the memory means (3) and the second set of data buses (7); 8); and the constant periodic signal (MCLK
When there is one of the address buses (11 in SEL), the address bus connecting means (5) is instructed to connect the first set of address buses (11) to the address signal lines (13) of the memory means (3). There is no fixed periodic signal (MCLK H) (MC
When LK is L, the address bus connecting means (5) is instructed to connect the second set of address buses (12) to the address signal line (13) of the memory means (3) (SEL).
L) L, the subsequent fixed periodic signal (■ of MCLK) in response to the generation of the access request signal (H of ASTB)
Wait for the disappearance of MCLK (MCLK is L) and then output the ready signal (RDYI).
of the memory means (3) to the data bus connection means (8) from the generation of this ready signal (H of RDYI) to at least the end of the access of the central processing unit (1). A timing control means (4) for instructing (H of EN) connection between the data signal line (14) and the second set of data buses (7) is provided.

〔作用〕[Effect]

メモリ読出し装置(2)が前記メモリ手段(3)のデー
タを定周期で読出し、この定周期の読出しに同期したア
クセス中を示す定時間幅の定周期信号(MCLKのII
)を発生し、タイミング制御手段(4)が、定周期信号
(MCLにのH)があるときアドレスバス接続手段(5
)にメモリ手段(3)のアドレス信号ライン(13)へ
の第1組のアドレスバス(11)の接続を指示(SEL
のII)するので、メモリ読出し装置(2)が出力する
アドレス信号がメモリ手段(3)に与えられ、メモリ手
段(3)よりメモリ読出し装置! (2)にメモリデー
タが読出される。
The memory reading device (2) reads data from the memory means (3) at regular intervals, and generates a constant periodic signal (MCLK II
), and the timing control means (4) generates the address bus connection means (5) when there is a fixed periodic signal (H on MCL).
) to connect the first set of address buses (11) to the address signal lines (13) of the memory means (3) (SEL
II) Therefore, the address signal output by the memory reading device (2) is given to the memory means (3), and the memory reading device! (2) Memory data is read out.

中央処理装置(1)は、メモリ手段(3)をアクセスす
るとき、アクセス要求信号(ASTBの11)を発生し
、タイミング制御手段(4)がこのアクセス要求信号(
ASTBのH)の発生に応答してその後の定周期信号(
MCLKのH)の消滅(MCLKがし)を待ってレディ
信号(RDYIのH)を発生する。一方、タイミング制
御手段(4)が、定周期信号(MCLK )H)がなL
X (MCLKがし)ときにはアドレスバス接続手段(
5)にメモリ手段(3)のアドレス信号ライン(13)
への第2組のアドレスバス(12)の接続を指示(SE
Lのし)シ、レディ信号(RDYIのH)を発生してか
ら少くとも中央処理装置(1)のアクセス終了までデー
タバス接続手段(8)にメモリ手段(3)のデータ信号
ライン(14)と第2組のデータバス(7)との接続を
指示(ENのH)するので、レディ信号(RDYIのH
)が発生してから中央処理袋fil(1)がアクセスを
終了するまで、メモリ手段(3)には中央処理装置(1
)が出力するアドレス信号が与えられ、メモリ手段(3
)のデータ信号ラインに中央処理装置(1)のデータバ
スが接続されているので、中央処理装置(1)が、アク
セス要求信号(ASTnのIOを発生したこのレディ信
号(RDYIのH)が現われてから所定個のクロックパ
ルス(CLK)の発生後に中央処理装置(1)がアクセ
スを終了する。
When the central processing unit (1) accesses the memory means (3), it generates an access request signal (ASTB 11), and the timing control means (4) generates the access request signal (11).
In response to the occurrence of ASTB H), the subsequent periodic signal (
A ready signal (RDYI H) is generated after waiting for the disappearance of MCLK (MCLK H). On the other hand, the timing control means (4) detects that the constant periodic signal (MCLK) is low.
X (when MCLK is released), address bus connection means (
5) Address signal line (13) of memory means (3)
Instructs the connection of the second set of address buses (12) to (SE
The data signal line (14) of the memory means (3) is connected to the data bus connection means (8) from the generation of the ready signal (RDYI H) until at least the end of the access by the central processing unit (1). and the second set of data buses (7) (EN high), the ready signal (RDYI high)
) occurs until the central processing unit fil (1) finishes accessing, the memory means (3) stores the central processing unit (1
) is given an address signal output by the memory means (3
Since the data bus of the central processing unit (1) is connected to the data signal line of the central processing unit (1), the central processing unit (1) generates the access request signal (ASTn IO). After a predetermined number of clock pulses (CLK) have been generated, the central processing unit (1) terminates the access.

すなわち本発明では、概略で、中央処理装置(1)がサ
イクルスチールによって、メモリ読出し装置(2)がデ
ータを読んでから次にデータを読むまでの間に、メモリ
手段(3)をアクセスするように、メモリ読出し装置!
 (2)のアクセスに対する中央処理袋51(1)のア
クセス要求タイミングによって、中央処理装置(1)に
WAITステート(待期)を設けるためのタイミング制
御手段(4)を有する。
That is, in the present invention, the central processing unit (1) uses cycle stealing to access the memory means (3) between when the memory reading device (2) reads data and until the next data is read. In, memory reading device!
It has timing control means (4) for providing a WAIT state in the central processing unit (1) depending on the access request timing of the central processing bag 51 (1) in response to the access in (2).

したがって、中央処理装置(1)が任意時点にアクセス
要求信号(ASTBのH)を発しても、メモリ読出し装
置(2)がメモリ手段(3)のアクセスをしていない時
点にレディ信号(RD’/1)が発生されてこれに応答
して所定タイミングで中央処理装置(1)のアクセスが
実行され、アクセス要求信号の発生からアクセスまで中
央処理装置! (1)はWAITステートに留まり、メ
モリ読出し装置(2)のメモリ手段(3)よりのデータ
読出しは阻害されず、またメモリ読出し装置(2)の読
出しデータに乱れを生じない。中央処理装置I (1)
は、そのアクセスが可能となったタイミングでアクセス
を行なうので、アクセス待ち時間は、時々の状況下で最
短となる。メモリ手段(3)に書込むためのデータを一
時格納するバッファメモリや、メモリ手段(3)より読
み出したデータを一時格納するバッファメモリを要しな
いため、本発明のメモリアクセス装置は比較的に簡単な
回路構成となる。
Therefore, even if the central processing unit (1) issues an access request signal (H of ASTB) at any time, the ready signal (RD' /1) is generated, and in response to this, the access of the central processing unit (1) is executed at a predetermined timing, and from the generation of the access request signal to the access, the central processing unit! (1) remains in the WAIT state, the reading of data from the memory means (3) by the memory reading device (2) is not inhibited, and the read data of the memory reading device (2) is not disturbed. Central processing unit I (1)
access is performed at the timing when the access becomes possible, so the access waiting time is the shortest under certain circumstances. The memory access device of the present invention is relatively simple because it does not require a buffer memory for temporarily storing data to be written to the memory means (3) or a buffer memory for temporarily storing data read from the memory means (3). The circuit configuration is as follows.

本発明の他の目的および特徴は、図面を参照した以下の
実施例の説明より明らかになろう。
Other objects and features of the present invention will become apparent from the following description of embodiments with reference to the drawings.

〔実施例〕〔Example〕

第1図に本発明の一実施例を示す、この実施例は、CP
U (中央処理装置)1がデータメモリ3に表示データ
を書込み、また、必要に応じてデータメモリ3のデータ
を読出して参照し、LCDC(表示データ読出しコント
ローラ)2がデータメモリ2より表示データを読出して
LCD (液晶デイスプレィ)ドライバ16に転送し、
LCDドライバ16がLCD17に表示を行なう液晶デ
イスプレィ表示システムである。CPU1およびLCD
C2は公知のものであり、メモリアクセスのための所定
の信号を受け、所定の信号を出力する1本発明の実施の
ために、タイミング回路4.マルチプレクサ5および3
ステートトランシーバ8が組込まれている。
An embodiment of the present invention is shown in FIG.
U (Central Processing Unit) 1 writes display data to data memory 3, reads and references data in data memory 3 as necessary, and LCDC (display data read controller) 2 reads display data from data memory 2. Read and transfer to LCD (liquid crystal display) driver 16,
This is a liquid crystal display system in which an LCD driver 16 displays images on an LCD 17. CPU1 and LCD
Timing circuit 4.C2 is a well-known circuit, and receives a predetermined signal for memory access and outputs a predetermined signal. Multiplexer 5 and 3
A state transceiver 8 is incorporated.

第1図において、LCDC2は人間の目の残像特性に基
づいて、はとんどチラッキを感じなくなる程度の周期で
1フレーム(1画面)分のデータをLCDドライバ16
へ転送することを繰り返す。
In FIG. 1, the LCDC 2 sends one frame (one screen) worth of data to the LCD driver 16 at a frequency that hardly causes flicker, based on the afterimage characteristics of the human eye.
Repeat this process.

CPUIは、表示データを変更あるいは参照するために
データメモリ3をアクセスする。タイミング回路4は、
LCDC2がラスタとラスタの間のデータメモリ3をア
クセスしない間(DSPTMGがL)はCPUIの通常
のメモリアクセスサイクルを許し、LCDC2が1ラス
ク分のデータを転送中の間(DSPTMGがH)はサイ
クルスチールによって、LCDC2がデータを読んで(
MCLKがH)から次のデータを読むまでの隙間(MC
LKがL)にCPUIがデータメモリ3をアクセスする
ように、そのときのタイミングによってWA I Tス
テートをCPU1に設ける。
The CPUI accesses the data memory 3 to change or refer to display data. The timing circuit 4 is
While the LCDC2 does not access the data memory 3 between the rasters (DSPTMG is L), normal memory access cycles of the CPU are allowed, and while the LCDC2 is transferring data for one raster (DSPTMG is H), cycle stealing is performed. , LCDC2 reads the data (
The gap between when MCLK is H) and when the next data is read (MCLK
The WAIT state is provided in the CPU 1 depending on the timing so that the CPUI accesses the data memory 3 when LK is low.

第3図に、2ラスク分のデータ転送における上述のアク
セスのタイミングを示す、信号DISPTMGは、LC
DC2がデータ転送中か否かを示す信号としてLCDC
2から出力される信号である。
In FIG. 3, the signal DISPTMG, which shows the timing of the above-mentioned access in data transfer for two rasks, is
LCDC as a signal indicating whether or not DC2 is transferring data.
This is the signal output from 2.

LCDC2は、第3図に示すように、1ラスクずつに区
切って定期的に表示データをLCDドライバ16に転送
する。LCDC2は、表示データのアドレスデータ以外
に、前記の信号DISPTMGと、ワード単位のデータ
アクセス中を示す信号MCLにを出力する。
As shown in FIG. 3, the LCDC 2 periodically transfers the display data to the LCD driver 16 in units of one rask. In addition to the address data of the display data, the LCDC 2 outputs the signal DISPTMG and a signal MCL indicating that data is being accessed in word units.

再度第1図を参照すると、LCD17の表示ドツト数は
縦128ドツト、横4120ドツトで、LCDC2は、
下側面64X1120ドツトと下側面54xl120ド
ツトとして表示の制御を行ない、信号MCLKの立下が
りごとに下側面用のデータ16bitと下側面用のデー
タ16bitを交互にLCDC2内に取り込み、MCL
Kの半分の周期マ上画面用のデータ4bitと下面用の
データ4bitを合せて1byteず”)LCDドライ
バ14へ転送する。従がって、LCDC2が1ラスク分
の表示データをLCDドライバ16に転送中(DISP
TMGがH)テモ、信号MCLK (F)立下がリニオ
ケルLCDC2のデータの取り込タイミングを確保すれ
ば、その他の時間にCPUIがデータメモリ3をアクセ
スできる。
Referring to FIG. 1 again, the number of display dots on the LCD 17 is 128 dots vertically and 4120 dots horizontally, and the LCD 2 is as follows.
The display is controlled as 64x1120 dots on the lower side and 54x1120 dots on the lower side, and 16 bits of data for the lower side and 16 bits of data for the lower side are alternately loaded into the LCDC2 every time the signal MCLK falls.
With a cycle of half K, 4 bits of data for the upper screen and 4 bits of data for the lower screen are combined and transferred to the LCD driver 14 (without 1 byte).Therefore, the LCD 2 transfers display data for one rask to the LCD driver 16. Transferring (DISP
If TMG is H) and the falling edge of signal MCLK (F) secures the data capture timing of the Liniokel LCDC2, the CPUI can access the data memory 3 at other times.

データメモリ3のアドレッシングは、LCDC2とCP
UIのそれぞれが出力するアドレスデータをMPX (
マルチプレクサ)5によって切り替えて行なわれる。
Addressing of data memory 3 is done by LCDC2 and CP.
The address data output by each UI is converted to MPX (
Switching is performed by a multiplexer) 5.

LCDC2の表示用のデータバス6は、扱うデータが表
示データだけで、CPUIがデータメモリ3をアクセス
している間に別のデータを処理するということはないの
で、直接にデータメモリ3のデータバス14に接続しで
ある。
The display data bus 6 of the LCDC 2 handles only display data, and the CPU does not process other data while accessing the data memory 3, so it directly connects the data bus of the data memory 3. It is connected to 14.

CPU1のデータバス7は、データメモリ以外にROM
や周辺装置のデータを扱い、LCDC2がデータメモリ
3をアクセスしている間も別のデータ処理をするので、
3ステートトランシーバ8によってデータメモリ3のデ
ータバス3に接続する。
The data bus 7 of the CPU 1 includes a ROM in addition to the data memory.
It handles data from peripheral devices and peripheral devices, and processes other data while LCDC2 is accessing data memory 3.
It is connected to the data bus 3 of the data memory 3 by a three-state transceiver 8 .

第3図に、第1図に示すタイミング回路4の構成を示し
、cputのライトサイクル時の各信号のタイミングチ
ャートを示し、第5図にCPUIのリードサイクル時の
各信号のタイミングチャートを示す。
FIG. 3 shows the configuration of the timing circuit 4 shown in FIG. 1, and shows a timing chart of each signal during a CPU write cycle, and FIG. 5 shows a timing chart of each signal during a CPU read cycle.

第4図および第5図に示すタイミングチャートは、LC
DC2がlラスタ分のデータを転送中。
The timing charts shown in FIGS. 4 and 5 are based on the LC
DC2 is transferring l raster worth of data.

つまり信号DISPTMGは、HIGH(H)のもので
ある。第3図におけるLCDC2の休止期間(DISP
TMGがL)では、CPUIは、通常のタイミングでデ
ータメモリ3をアクセスする。すなわちLCDC2がL
OW (L)のDISPTGを出力し、タイミング回路
4がDISPTGがLの間継続してレディ信号RDYI
()()を出力し、CPU1に継続してレディ信号が与
えられるので、CPUIは、アクセス要求信号AST[
1()()を出力すると即座にデータメモリ3をアクセ
スする。
In other words, the signal DISPTMG is HIGH (H). The idle period of LCDC2 in Fig. 3 (DISP
When TMG is L), the CPUI accesses the data memory 3 at normal timing. That is, LCDC2 is L.
OW (L) DISPTG is output, and the timing circuit 4 continues to output the ready signal RDYI while DISPTG is L.
()() and the ready signal is continuously given to the CPU1, so the CPUI outputs the access request signal AST[
1()(), the data memory 3 is accessed immediately.

以下、第1図、第2図、第4図および第5図に基づいて
、LCDC2が1ラスタ分のデータの転送中(DISP
TGが■)の、タイミング回路4の動作を主体に、LC
DC2とCPUIのアクセス動作を説明する。
Below, based on FIG. 1, FIG. 2, FIG. 4, and FIG.
The TG is mainly based on the operation of the timing circuit 4 (■), and the LC
The access operation between DC2 and CPUI will be explained.

LCDC2のデータ転送のタイミングを優先しているの
で、LCDC2が発生する信号MCLKの立下りから手
前400■S程度はメモリ3のアクセスタイム等で規定
される時間をLCDC2に割り当てなければならないが
1本実施例ではCPUIの動作基準クロックCLKをI
QMHzとし、MCLKtl、25MHzとしているの
で、 MCLにがHの間はLCDC2のアクセス期間と
し1MCLKがLの間をCPUIのアクセス期間として
、LCDC2がデータメモリ3のアクセスに必要な時間
を確保している。CPU1は通常クロックCLにの4パ
ルスでメモリのアクセスを完了するので、CPUIは、
 MCLKがLの間にデータメモリ3のアクセスを完了
できる。
Since priority is given to the data transfer timing of LCDC2, the time specified by the access time of memory 3, etc. must be allocated to LCDC2 for about 400 seconds from the fall of the signal MCLK generated by LCDC2, but one In the embodiment, the operating reference clock CLK of the CPUI is
QMHz and MCLKtl are 25MHz, so when MCL is H, it is the access period for LCDC2, and when 1MCLK is L, it is the access period for CPUI, securing the time required for LCDC2 to access data memory 3. . Since CPU1 normally completes memory access with four pulses of clock CL, CPU1
Access to the data memory 3 can be completed while MCLK is low.

LCDC2とCPUIは非同期で動作しているので、 
MCLKのどのタイミングでもCPUIがメモリのアク
セスサイクルに入ることがあり得る。
Since LCDC2 and CPUI operate asynchronously,
It is possible for the CPUI to enter a memory access cycle at any timing of MCLK.

第4図および第5図において、クロックCLKの下に示
したA−Hは、MCLKの1周期を丁度8等分した位置
を示すサイクル番号である。また第4図ではDのタイミ
ングから、第5図ではHのタイミングから、CPU1の
メモリアクセス(第4図はライトサイクル、第5図はリ
ードサイクル)が始まった場合を示している。
In FIGS. 4 and 5, A-H shown below the clock CLK are cycle numbers indicating positions where one period of MCLK is divided into eight equal parts. Further, FIG. 4 shows a case where the memory access of the CPU 1 (FIG. 4 is a write cycle, FIG. 5 is a read cycle) starts from timing D, and FIG. 5 from timing H.

CPUIが発するアクセス要求信号ASTBがH(アク
セス要求)になると、フリッププロップ22の出力Qが
Hになり、T1サイクルの立ち上がりでフリッププロッ
プ23の出力、94がLになる。
When the access request signal ASTB issued by the CPUI becomes H (access request), the output Q of the flip-flop 22 becomes H, and the output 94 of the flip-flop 23 becomes L at the rising edge of the T1 cycle.

ASTBがHからLになったとき、あるいはなってから
、CPUIの信号C8がアクティブ(L)になると、フ
リップフロップ22の出力QはLになり、T2サイクル
の立上りまでフリップフロップ25(7)CLR入力を
Lに保つ。これによって第ルディ信号RDV 1はLに
なり、クロックパルスジェネレータ10が、CLKの立
上がりに同期したタイミングで第2レデイ信号RDVを
Lにする。
When or after ASTB changes from H to L, when the CPUI signal C8 becomes active (L), the output Q of the flip-flop 22 becomes L, and the output Q of the flip-flop 25 (7) CLR remains active until the rising edge of the T2 cycle. Keep the input low. As a result, the second ready signal RDV1 becomes L, and the clock pulse generator 10 sets the second ready signal RDV to L at a timing synchronized with the rising edge of CLK.

cputは、第2レデイ信号RD”/がLになると次の
サイクルをWA I Tサイクルとする。
When the second ready signal RD''/ becomes L, cput sets the next cycle as a WAIT cycle.

CPUIがWA I Tサイクルを繰り返す間に、LC
DC2は表示データのアドレスをメモリアドレス13に
設定し1MCLKの立ち下がりのタイミングでデータメ
モリ3から出力された表示データを取り込んでアクセス
を終了する。
While the CPUI repeats the WAIT cycle, the LC
The DC 2 sets the display data address to the memory address 13, takes in the display data output from the data memory 3 at the falling edge of 1MCLK, and completes the access.

C:PUlのWAITサイクルを終了させるに当って、
本実施例のLCDC2の特性上1MCLKの立下がりが
CLにに対して50ns程度の範囲でズレを生じるので
、同期をとるためにフリップフロップ24を設け、 M
CLKがLになってから最初の立下がりでフリップフロ
ップ25のCLR入力に立上り信号を得て、第ルディ信
号RDVIをHにする。第ルディ信号RDYIがHにな
ってから2つ目のクロックCLKの立下がりに同期して
クロックパルスジェネレータ10が第2レデイ信号RD
YttHにする。
C: In terminating the WAIT cycle of PUl,
Due to the characteristics of the LCDC 2 of this embodiment, a falling edge of 1 MCLK causes a deviation from CL within a range of about 50 ns, so a flip-flop 24 is provided for synchronization.
At the first fall after CLK becomes L, a rising signal is obtained at the CLR input of the flip-flop 25, and the Rudy signal RDVI is set to H. After the second ready signal RDYI becomes H, the clock pulse generator 10 generates the second ready signal RD in synchronization with the second fall of the clock CLK.
Make it YttH.

CPUIは、第2レデイ信号RDYがHになると次のサ
イクルを最後のWAITサイクルにして、その次のサイ
クルT4でアクセスを終了する。
When the second ready signal RDY becomes H, the CPUI makes the next cycle the last WAIT cycle and ends the access in the next cycle T4.

信号MVRは、データメモリ3のライトイネーブル入力
に供給され、LCDC2がデータを転送中でない間、つ
まりDISPTMGがLの間は、CPU 1の信号vR
とほぼ同じタイミングの信号となり、データ転送中の間
は、信号C8とWRが両方アクティブ(L)のとき、つ
まりCPUIがデータメモリ3へのライトサイクルに入
ったとき、 MCLKの立下がりでLCDC2が表示デ
ータのアクセスを終了してから、その次のクロックCL
Kの立下がりでデータメモリ3のライトイネーブル入力
をLにしてCPUIの信号WRが非アクティブ′Hにな
るまでLを保ってCPU1のライトサイクルを終了する
The signal MVR is supplied to the write enable input of the data memory 3, and while the LCDC2 is not transferring data, that is, while DISPTMG is L, the signal vR of the CPU 1 is supplied.
During data transfer, when both signals C8 and WR are active (L), that is, when the CPU enters the write cycle to the data memory 3, the LCD 2 displays the display data at the falling edge of MCLK. After completing the access to CL, the next clock CL
At the falling edge of K, the write enable input of the data memory 3 is set to L, and the write cycle of the CPU 1 is completed by keeping it at L until the signal WR of the CPUI becomes inactive 'H'.

信号ENは、3ステートトランシーバ8のイネーブル入
力に与えられ、CPUデータバス7とデータメモリ3の
データバス14が接続されているLCDCデータバス6
とを結合するタイミングにアクティブLになる。CPU
1がデータメモリ3をアクセスしない場合はHの状態を
保ち、CPU1がデータメモリ3のライトサイクルに入
った場合は、信号MWRとほぼ同じタイミングの信号に
なる。CPUIがデータメモリ3からのリードサイクル
に入った場合は、CPUIの信号RDとほぼ同じタイミ
ングの信号になる。
The signal EN is applied to the enable input of the 3-state transceiver 8 and the LCD data bus 6 to which the CPU data bus 7 and the data bus 14 of the data memory 3 are connected.
It becomes active L at the timing of coupling with. CPU
When CPU 1 does not access data memory 3, it remains in the H state, and when CPU 1 enters a write cycle of data memory 3, it becomes a signal with almost the same timing as signal MWR. When the CPUI enters a read cycle from the data memory 3, the signal has almost the same timing as the CPUI signal RD.

信号OEは、データメモリ3のアウトプットイネーブル
入力と3ステートトランシーバ8の方向指示信入力端D
IRに供給され、LCDC2が表示デ呻夕をアクセスし
ている間、つまりDISPTMGがHでかつMCLにが
Hの間はLに保たれ、CPUIのRDがアクティブLの
ときも、はぼ同じタイミングでLになる。3ステートト
ランシーバ8は。
The signal OE is connected to the output enable input of the data memory 3 and the direction signal input terminal D of the three-state transceiver 8.
It is supplied to the IR and is kept low while the LCDC2 is accessing the display data, that is, while DISPTMG is high and MCL is high, and when the CPU RD is active low, the timing is almost the same. So it becomes L. 3-state transceiver 8.

この信号OEがLのときにLCDCデータバス6からC
PUデータバス7の方向へ、HのときにはCPUデータ
バス7からLCDCデータバス6の方向へ、データバス
を結合するように動作する。
When this signal OE is L, the LCD data bus 6 to C
It operates to couple the data bus in the direction of the PU data bus 7, and when it is H, from the CPU data bus 7 to the LCD data bus 6.

信号SELはMPX5のSEL (Select)入力
端に供給され、LCDC2が表示データをアクセスして
いる間だけHに保たれる。MPX5は、信号SELがH
のときにLCDCアドレスバス11をデータメモリアド
レスバス13に接続し、LのときはCPUアドレスバス
12をデータメモリアドレスバス13に接続する。
The signal SEL is supplied to the SEL (Select) input terminal of the MPX5 and is kept at H only while the LCDC2 is accessing display data. MPX5 has a signal SEL of H
When the signal is L, the LCD address bus 11 is connected to the data memory address bus 13, and when the signal is L, the CPU address bus 12 is connected to the data memory address bus 13.

以上、説明したようなタイミング回路を用いることによ
り、メモリアクセス回路において、割込等のソフトウェ
ア的処理を用いることなく、ハードウェアで定期的なデ
ータ転送を行なう制御装置の動作を阻害することなく、
CPUからのメモリアクセスを可能にしている。また、
表示装置においても、頻繁に行なわれる表示内容の変更
に表示画面の乱れを生じることなく、表示内容の変更に
要する時間を短縮することができる。さらに従来におい
ては、表示用のデータメモリ(RAM)とCPUのワー
クエリア用とを別々に設けていたが。
By using the timing circuit as described above, the memory access circuit can be used without using software processing such as interrupts, and without interfering with the operation of the control device that performs periodic data transfer using hardware.
Allows memory access from the CPU. Also,
In the display device as well, the time required to change the display contents can be shortened without causing any disturbance of the display screen even when the display contents are frequently changed. Furthermore, in the past, a data memory (RAM) for display and a work area for the CPU were provided separately.

本実施例によれば表示用のデータメモリ内にワークエリ
アを設定できるので、LSIの数を減らすことができる
According to this embodiment, a work area can be set in the data memory for display, so the number of LSIs can be reduced.

〔発明の効果〕〔Effect of the invention〕

以上の通り本発明によれば、中央処理装置(1)が任意
時点にアクセス要求信号(ASTBの11)を発しても
、メモリ読出し装置(2)がメモリ手段(3)のアクセ
スをしていない時点にレディ信号(RDYI)が発生さ
れてこれに応答して所定タイミングで中央処理装置(1
)のアクセスが実行され、アクセス要求信号の発生から
アクセスまで中央処理装置(1)はWAITステートに
留まり、メモリ読出し装置(2)のメモリ手段(3)よ
りのデータ読出しは阻害されず、またメモリ読出し装置
(2)の読出しデータに乱れを生じない。中央処理装置
(1)は、そのアクセスが可能となったタイミングでア
クセスを行なうので、アクセス待ち時間は、時々の状況
下で最短となる。メモリ手段(3)に書込むためのデー
タを一時格納するバッファメモリや、メモリ手段(3)
より読み出したデータを一時格納するバッファメモリを
要しないため、本発明のメモリアクセス装置は比較的に
簡単な回路構成となる。
As described above, according to the present invention, even if the central processing unit (1) issues an access request signal (ASTB 11) at any time, the memory reading device (2) does not access the memory means (3). A ready signal (RDYI) is generated at a certain point in time, and in response to this, the central processing unit (1
) is executed, the central processing unit (1) remains in the WAIT state from the generation of the access request signal until the access, the data reading from the memory means (3) of the memory reading device (2) is not inhibited, and the memory No disturbance occurs in the read data of the reading device (2). Since the central processing unit (1) performs the access at the timing when the access becomes possible, the access waiting time becomes the shortest under certain circumstances. A buffer memory for temporarily storing data to be written to the memory means (3), and a memory means (3)
Since a buffer memory for temporarily storing read data is not required, the memory access device of the present invention has a relatively simple circuit configuration.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、本発明の一実施例の構成を示すブロック図で
ある。 第2図は、第1図に示すタイミング回路4の構成を示す
ブロック図である。 第3図は、第1図に示すデータメモリ3からLCDドラ
イバ16への2ラスタ分のデータ転送期間中の、LC,
DC2とCPUIの動作を示すタイミングチャートであ
る。 第4図は、第3回に示すLCDC2のデータ転送期間中
の、CPUIのライトサイクルにおける、タイミング回
路4の入出力信号を示すタイミングチャートである。 第5図は、第3図に示すLCDC2のデータ転送期間中
の、CPU1のリードサイクルにおける、タイミング回
路4の入出力信号を示すタイミングチャートである。 1:CPU(中央処理装置) 2 : LCDC(メモリ読出し装置)3:データメモ
リ(メモリ手段) 4:タイミング回路(タイミング制御手段)5:マルチ
プレクサ(アドレスバス接続手段)8:3ステートトラ
ンシーバ(データバス接続手段)9ニアドレスラツチ 10:クロックパルスゼネレータ(パルス発生手段)1
1 : LCDCアドレスバス(第1組のアドレスバス
)12:CPυアドレスバス(第准のアドレスバス)1
3:データメモリアドレスバス(アドレス信号ライン)
14:データメモリデータバス(データ信号ライン)1
5:デコーダ       16 : LCDドライバ
17 : LCD          MCLK : 
(H:定周期信号)CLK:(クロックパルス)   
ASTB : (H:アクセス要求信号)RDYI :
 (Hニレデイ信号)
FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. FIG. 2 is a block diagram showing the configuration of the timing circuit 4 shown in FIG. 1. FIG. 3 shows the LC, during the period of data transfer from the data memory 3 to the LCD driver 16 shown in FIG.
3 is a timing chart showing the operation of DC2 and CPUI. FIG. 4 is a timing chart showing the input/output signals of the timing circuit 4 in the CPUI write cycle during the data transfer period of the LCDC 2 shown in the third time. FIG. 5 is a timing chart showing the input/output signals of the timing circuit 4 during the read cycle of the CPU 1 during the data transfer period of the LCDC 2 shown in FIG. 1: CPU (central processing unit) 2: LCDC (memory reading device) 3: Data memory (memory means) 4: Timing circuit (timing control means) 5: Multiplexer (address bus connection means) 8: 3-state transceiver (data bus Connection means) 9 Near address latch 10: Clock pulse generator (pulse generation means) 1
1: LCDC address bus (first set of address buses) 12: CPυ address bus (first set of address buses) 1
3: Data memory address bus (address signal line)
14: Data memory data bus (data signal line) 1
5: Decoder 16: LCD driver 17: LCD MCLK:
(H: Fixed period signal) CLK: (Clock pulse)
ASTB: (H: Access request signal) RDYI:
(H Nireday signal)

Claims (1)

【特許請求の範囲】 アドレス信号ラインおよびデータ信号ラインを有し、デ
ータ信号ラインに与えられるデータを読み書きするメモ
リ手段; 第1組のアドレスバスと、前記メモリ手段のデータ信号
ラインに接続された第1組のデータバスとを有し、第1
組のアドレスバスにアドレス信号を定周期で出力して前
記メモリ手段のデータを読出し、この定周期の読出しに
同期したアクセス中を示す定時間幅の定周期信号を発生
するメモリ読出し装置; クロックパルスを発生するパルス発生手段;第2組のア
ドレスバスと第2組のデータバスを有し、前記メモリ手
段をアクセスするとき、アクセス要求信号を発生し第2
組のアドレスバスにアドレス信号を出力し、該アクセス
要求信号を発生した後下記レディ信号が現われてから所
定個のクロックパルスの発生後にアクセスを終了する中
央処理装置; 前記メモリ手段のアドレス信号ラインに、前記第1組の
アドレスバスと前記第2組のアドレスバスを選択的に接
続するアドレスバス接続手段;前記メモリ手段のデータ
信号ラインと前記第2組のデータバスを選択的に接続す
るデータバス接続手段;および、 前記定周期信号があるとき前記アドレスバス接続手段に
前記メモリ手段のアドレス信号ラインへの第1組のアド
レスバスの接続を指示し前記定周期信号がないときには
前記アドレスバス接続手段に前記メモリ手段のアドレス
信号ラインへの第2組のアドレスバスの接続を指示し、
前記アクセス要求信号の発生に応答してその後の前記定
周期信号の消滅を持ってレディ信号を発生し、このレデ
ィ信号を発生してから少くとも前記中央処理装置の前記
アクセス終了まで前記データバス接続手段に前記メモリ
手段のデータ信号ラインと前記第2組のデータバスとの
接続を指示するタイミング制御手段;を備えるメモリア
クセス装置。
Claims: Memory means having an address signal line and a data signal line and for reading and writing data applied to the data signal line; a first set of address buses and a first set of address buses connected to the data signal line of the memory means; one set of data buses, the first
a memory reading device that outputs an address signal to a set of address buses at regular intervals to read data in the memory means, and generates a fixed periodic signal with a fixed time width indicating that an access is in progress in synchronization with the fixed periodic reading; a clock pulse; A pulse generating means for generating a second set of address buses and a second set of data buses, and generating an access request signal when accessing the memory means;
a central processing unit that outputs an address signal to a set of address buses and finishes the access after a predetermined number of clock pulses have been generated after the following ready signal appears after generating the access request signal; , address bus connection means for selectively connecting the first set of address buses and the second set of address buses; a data bus for selectively connecting the data signal line of the memory means and the second set of data buses; connection means; and when the fixed periodic signal is present, the address bus connection means is instructed to connect a first set of address buses to the address signal line of the memory means, and when the fixed periodic signal is not present, the address bus connection means is connected. instructing the connection of a second set of address buses to address signal lines of said memory means;
In response to generation of the access request signal, a ready signal is generated upon subsequent disappearance of the periodic signal, and the data bus connection is maintained from the generation of the ready signal until at least the end of the access by the central processing unit. A memory access device comprising: timing control means for instructing the means to connect a data signal line of the memory means to the second set of data buses.
JP27898688A 1988-11-04 1988-11-04 Memory access device Pending JPH02125354A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP27898688A JPH02125354A (en) 1988-11-04 1988-11-04 Memory access device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27898688A JPH02125354A (en) 1988-11-04 1988-11-04 Memory access device

Publications (1)

Publication Number Publication Date
JPH02125354A true JPH02125354A (en) 1990-05-14

Family

ID=17604825

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27898688A Pending JPH02125354A (en) 1988-11-04 1988-11-04 Memory access device

Country Status (1)

Country Link
JP (1) JPH02125354A (en)

Similar Documents

Publication Publication Date Title
US6041417A (en) Method and apparatus for synchronizing data received in an accelerated graphics port of a graphics memory system
JPS5984289A (en) Image signal output unit
TW545047B (en) Data transfer device
JPH02125354A (en) Memory access device
JPS60225887A (en) Crt display unit
US6003096A (en) Host interface circuit for preventing data loss and improving interface speed for an image forming apparatus by latching received data in response to a strobe input signal
JPS60124764A (en) Direct memory access controller
JP2004272208A (en) Driving device for liquid crystal display device
JP3015140B2 (en) Display control device
JPH03177953A (en) Data transfer system
US6917996B2 (en) Bus control system and method of controlling bus
US5844574A (en) System for enabling a CPU and an image processor to synchronously access a RAM
JPH10333659A (en) Memory control method and device therefor
EP0283565B1 (en) Computer system with video subsystem
JP2891429B2 (en) Liquid crystal display controller
JPH0535232A (en) Memory control circuit
JPH052877A (en) System for accessing video display memory
JP2595007B2 (en) Video interface device
KR100240866B1 (en) Graphics controller of supporting high resolution
JPH0215425Y2 (en)
JP2003005948A (en) Display controller and display device
JPH05333829A (en) Information processor
JP3426684B2 (en) Electronic device having a display device
JPH0229357A (en) Interface for printer
JPH08314425A (en) Video memory device