JPH02116088A - Semiconductor memory - Google Patents

Semiconductor memory

Info

Publication number
JPH02116088A
JPH02116088A JP63270016A JP27001688A JPH02116088A JP H02116088 A JPH02116088 A JP H02116088A JP 63270016 A JP63270016 A JP 63270016A JP 27001688 A JP27001688 A JP 27001688A JP H02116088 A JPH02116088 A JP H02116088A
Authority
JP
Japan
Prior art keywords
signal
clock
circuit
write
holding circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63270016A
Other languages
Japanese (ja)
Inventor
Satoru Kawanakako
川中子 覚
Shinji Masuda
増田 慎治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63270016A priority Critical patent/JPH02116088A/en
Publication of JPH02116088A publication Critical patent/JPH02116088A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To perform an operation with a clock of cycle shorter than a time required for a write or readout operation by outputting a signal fetched by a first clock cycle by a second clock cycle, and simultaneously fetching the signal outputted by a third clock cycle in the second clock cycle. CONSTITUTION:A word line signal holding circuit 111, a readout signal holding circuit 114, an output signal holding circuit 115, a write enable signal holding circuit 112, and an input signal holding circuit 113 are provided at each part of an address decoder 103, a sense circuit 107, an output circuit 108, a write enable signal input circuit 105, and output circuit 106 as signal holding circuits, respectively. Here, each signal holding circuit fetches the signal at the timing of a first clock by a clock signal from a timing circuit 104, and outputs a fetched signal at the timing of the next clock, and simultaneously, fetches the next signal. In such a way, it is possible to perform the operation with the clock of cycle shorter than the time required for the write/readout operation.

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は読み出し機能あるいは書き込み及び読み出しの
両方の機能を備えたクロック同期方式の半導体記憶装置
に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a clock-synchronized semiconductor memory device having a read function or both write and read functions.

[従来の技術] 従来の読み出し機能あるいは書き込み及び読み出しの両
方の機能を備えたクロック周期方式の半導体記憶装置は
第5図に示す構造をしており、第6図に示す読み出し時
の動作波形のように、クロックの1周期の間に書き込み
あるいは読み出し動作を終了するようになっている。
[Prior Art] A conventional semiconductor memory device using a clock cycle method having a read function or both write and read functions has the structure shown in FIG. 5, and the operating waveform during read shown in FIG. Thus, a write or read operation is completed within one clock cycle.

[発明が解決しようとする問題点コ 上述した従来の読み出し機能あるいは書き込み及び読み
出しの両方の機能を備えたクロック同期方式の半導体記
憶装置は、クロックの1周期の間に書き込みあるいは読
み出し動作を終了させるため、書き込みあるいは読み出
し動作に必要な時間よりも短い周期のクロックでは、第
7図に示す読み出し時の動作波形のように、出力が得ら
れず半導体記憶装置としての正しい動作ができないとい
う欠点がある。
[Problems to be Solved by the Invention] The above-mentioned conventional clock-synchronized semiconductor memory device having a read function or both write and read functions ends a write or read operation within one clock cycle. Therefore, if the clock cycle is shorter than the time required for write or read operations, there is a drawback that no output can be obtained and the semiconductor memory device cannot operate correctly, as shown in the operation waveform during read shown in Figure 7. .

[発明の従来技術に対する相違点] 上述した従来の読み出し機能あるいは書き込み及び読み
出しの両方の機能を備えたクロック同期方式の半導体記
憶装置に対し、本発明はタイミング回路からのクロック
信号による第1のクロック周期で取り込んだ信号を第2
のクロック周期で出力すると同時に第3のクロック周期
で出力する信号を第2のクロック周期中に取り込むこと
ができる信号保持回路を、アドレスレコーダ、センス回
路、出力回路さらに書き込み機能を備えたものにおいて
は、書き込み回路、書き込み可信号入力回路の各々に少
なくとも1つ以上備えたものである。
[Differences between the invention and the prior art] In contrast to the conventional clock-synchronized semiconductor memory device described above that has a read function or both write and read functions, the present invention provides a first clock using a clock signal from a timing circuit. The signal captured in the period is transferred to the second
A signal holding circuit capable of outputting a signal in a third clock cycle and simultaneously capturing a signal output in a third clock cycle during the second clock cycle is equipped with an address recorder, a sense circuit, an output circuit, and a writing function. , a write circuit, and a write enable signal input circuit, each of which includes at least one write circuit.

このため、クロックの各周期毎にアドレス信号。Therefore, an address signal is generated for each period of the clock.

書き込み可信号、入力データ信号を取り込みながら、書
き込み及び読み出し動作を分割して複数のクロックの周
期にわたってバイブライン的に処理できるため、書き込
みあるいは読み出しに必要な時間よりも短い周期のクロ
ックで動作できるという相違点を有する。
While taking in the write enable signal and input data signal, the write and read operations can be divided and processed in a vibe-line manner over multiple clock cycles, so it can operate with a clock cycle shorter than the time required for write or read. have differences.

[問題点を解決するための手段] 本発明の半導体記憶装置は、タイミング回路からのクロ
ック信号により、第1のクロック周期で取り込んだ信号
を第2のクロック周期で出力すると同時に第3のクロッ
ク周期で出力する信号を第2のクロック周期中に取り込
むことができる信号保持回路を有したことを特徴とする
。そして本発明の好ましい態様としては、特に読み出し
機能を備えたクロック同期方式の半導体記憶装置におい
ては、アドレスデコーダ、センス回路、出力回路の各々
に少なくとも1つ以上信号保持回路を有することを特徴
とする。
[Means for Solving the Problems] The semiconductor memory device of the present invention outputs a signal captured in a first clock cycle in a second clock cycle and simultaneously outputs a signal captured in a third clock cycle using a clock signal from a timing circuit. The present invention is characterized in that it has a signal holding circuit that can take in the signal output during the second clock period. In a preferred embodiment of the present invention, in particular, a clock-synchronized semiconductor memory device with a read function is characterized in that each of the address decoder, sense circuit, and output circuit includes at least one signal holding circuit. .

また、さらに好ましい態様としては、書き込み及び読み
出し機能を備えたクロック同期方式の半導体記憶装置に
おいては、アドレスデコーダ、センス回路、出力回路及
び書き込み回路、書き込み可信号入力回路の各々に少な
くとも1つ以上信号保持回路を有することを特徴とする
Further, as a further preferred embodiment, in a clock synchronous semiconductor memory device having write and read functions, at least one signal is provided to each of the address decoder, sense circuit, output circuit, write circuit, and writable signal input circuit. It is characterized by having a holding circuit.

[実施例] 次に、本発明について図面を参照して説明する。[Example] Next, the present invention will be explained with reference to the drawings.

第1図は本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.

本実施例では、アドレスデコーダ103.センス回路1
07.出力回路108及び・書き込み可信号入力回路1
05.書き込み回路106の各部に信号保持回路として
、ワード線信号保持回路111゜読み出し信号保持回路
114.出力信号保持回路115及び書き込み可信号保
持回路112.入力信号保持回路113を備えている。
In this embodiment, address decoder 103. Sense circuit 1
07. Output circuit 108 and writable signal input circuit 1
05. Each part of the write circuit 106 includes a word line signal holding circuit 111, a read signal holding circuit 114, and so on as signal holding circuits. Output signal holding circuit 115 and writable signal holding circuit 112. An input signal holding circuit 113 is provided.

ここで各信号保持回路はタイミング回路104からのり
aツク信号により、初回のクロックのタイミングで信号
を取り込み、次回のクロックのタイミングで取り込んで
おいた信号を出力すると同時に、次の信号を取り込むも
のである。これによって、第2図に示すように読み出し
動作時[(a)〜(j)]には、ブロック動作クロック
信号がCOのときのアドレス信号(伝搬信号SO)によ
ってアドレスのデコードを行い、デコードされた信号を
ワード線信号保持回路111が取り込み、次の01のタ
イミングでワード線を駆動し、ビット線に出力されたメ
モリの値を読出し信号保持回路114が取り込み、次の
02のタイミングでセンス回路107へ信号を渡し、セ
ンス回路の出力を出力信号保持回路115が取り込み、
次の03のタイミングで出力を行うことができる。書き
込み動作[(k)〜(0)]も同様に書き込み信号保持
回路112によってCOのタイミングの時の入力データ
信号S′Oがワード線が駆動されるC1のタイミングの
時にメモリセル101へ書き込まれるようにできる。さ
らに、書き込み可信号保持回路112により書き込み回
路106へは1クロツク、センス回路へは2クロツク分
遅延させて書き込み可信号を送ることにより、書き込み
動作と読み出し動作の切換があっても、正確に対応する
ことができる。
Here, each signal holding circuit captures a signal at the timing of the first clock in response to a signal from the timing circuit 104, outputs the captured signal at the timing of the next clock, and simultaneously captures the next signal. be. As a result, as shown in FIG. 2, during the read operation [(a) to (j)], the address is decoded by the address signal (propagation signal SO) when the block operation clock signal is CO, and the address is decoded. The word line signal holding circuit 111 takes in the signal, drives the word line at the next 01 timing, reads the memory value output to the bit line, and takes it into the read signal holding circuit 114, and drives the word line at the next 02 timing. 107, the output signal holding circuit 115 takes in the output of the sense circuit,
Output can be performed at the next timing 03. Similarly, in the write operation [(k) to (0)], the input data signal S'O at the CO timing is written into the memory cell 101 by the write signal holding circuit 112 at the C1 timing when the word line is driven. You can do it like this. Furthermore, the write enable signal holding circuit 112 sends the write enable signal to the write circuit 106 with a delay of 1 clock and to the sense circuit with a delay of 2 clocks, so even if there is a switch between write operation and read operation, it can be handled accurately. can do.

このように各信号保持回路を用いることにより書き込み
及び読み出しのパイプライン動作が実現でき、クロック
の周期を短くしてデータレートを向上させることができ
る。
By using each signal holding circuit in this manner, pipeline operations for writing and reading can be realized, and the clock period can be shortened to improve the data rate.

第3図は本発明の他の実施例のブロック図である。本実
施例はデュアルポートの半導体記憶装置に適用したもの
である。ここでアドレスデコーダ203a、203bに
アドレス信号保持回路216a、216bを設け、Aボ
ート側のブロック動作クロック信号BEaとBボート側
のブロック動作クロック信号BEbを逆位相としておく
。ブロック動作クロック信号BEa、BEbをアドレス
信号AO〜An、BO〜Bn、書き込み可信号WEa、
WEbおよび入出力データ信号l0aO〜10am、l
0bO〜IObmの2倍の周期(1/2の周波数)とし
、ブロック動作クロック信号以外はA、  B両ボート
に同一の信号を入力すると、第4図に示すように入力デ
ータ(ここでは読み出し動作のため、アドレス信号)を
交互に取り込み、シングルボートの場合に比べて2倍の
データレートを実現することができる。
FIG. 3 is a block diagram of another embodiment of the invention. This embodiment is applied to a dual-port semiconductor memory device. Here, address signal holding circuits 216a and 216b are provided in the address decoders 203a and 203b, and the block operation clock signal BEa on the A boat side and the block operation clock signal BEb on the B boat side are set to have opposite phases. Block operation clock signals BEa and BEb are used as address signals AO to An, BO to Bn, write enable signal WEa,
WEb and input/output data signals l0aO~10am, l
If the cycle is twice that of 0bO to IObm (1/2 frequency) and the same signals are input to both ports A and B except for the block operation clock signal, the input data (in this case, the read operation Therefore, address signals) can be fetched alternately, and a data rate twice that of a single port can be achieved.

[発明の効果コ 以上説明したように本発明は読み出し機能あるいは書き
込み及び読み出しの両方の機能を備えたクロック同期方
式の半導体記憶装置において、タイミング回路からのク
ロック信号により、第1のクロック周期で取り込んだ信
号を第2のクロック周期で出力すると同時に第3のクロ
ック周期で出力する信号を第2のクロック周期中に取り
込むことができる信号保持回路を備えるようにしたため
、クロックの各周期毎にアドレス信号書き込み可信号、
入力データ信号を取り込みながら、書き込み及び読み出
し動作を分割して複数のクロックの周期にわたってパイ
プライン的に処理でき、書き込みあるいは読み出し動作
に必要な時間よりも短い周期のクロックで動作させるこ
とができ、データレートとしては、従来の半導体記憶装
置の3〜4倍の高速動作を実現できるという効果がある
[Effects of the Invention] As explained above, the present invention provides a clock synchronized semiconductor memory device having a read function or both write and read functions, in which data is read in the first clock cycle by a clock signal from a timing circuit. Since the design includes a signal holding circuit that can output the address signal in the second clock cycle and at the same time capture the signal output in the third clock cycle during the second clock cycle, the address signal is output at each clock cycle. writable signal,
While capturing input data signals, write and read operations can be divided and processed in a pipeline over multiple clock cycles, and can be operated with a clock cycle shorter than the time required for write or read operations. In terms of rate, it has the effect of realizing a high-speed operation three to four times that of conventional semiconductor memory devices.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の半導体記憶装置の一実施例のブロック
図、第2図は第1図の半導体記憶装置の動作を説明する
ための動作波形図、第3図は本発明の半導体記憶装置の
他の実施例のブロック図、第4図は第3図の半導体記憶
装置の動作を説明するための読み出し時の動作波形図、
第5図は従来の半導体記憶装置のブロック図、第6図及
び第7図は第5図の半導体記憶装置の動作を説明するた
めの読み出し時の動作波形図である。 111.211a、211b・・・ワード線信号保持回
路、 101.201,301舎拳令・・メモリセル、102
.202,302φ・・・カラムセレクタ、112.2
12a、212b・・・書き込み可信号保持回路、 103、 203A。 203B、303・・・・・・アドレスデコーダ、10
4、 204a。 204b、304・・・・・・タイミング回路、105
、 205a。 205b、305・・・・・・・書き込み可信号入力回
路、 106、 306 ・ ・ 107、 307 ・ ・ 108、 308 ・ ・ 209a、  209b ・・・書き込み回路、 ・・・センス回路、 ・・・出力回路、 書き込み・センス回路、 113・・・・・・・・・・・入力信号保持回路、11
4.214a、214b・−−読み出し信号保持回路、 115・・・・・・・・・・出力信号保持回路、216
a、216b・・・アドレス信号保持回路、21?a、
217b・・・人出力信号保持回路、AO,AI、An
。 B Or  B 1−  B n・・・・・・・・アド
レス信号、B E、  B E a、  B E b・
・・・・・ブロック動作クロック信号、 WE、 WE a、  WE b・・・・書き込み可信
号、10.Im・・・・・・・・・人力データ信号、0
0、Om・・・・・・・・・出力データ信号、l0aO
,IOam。 l0bO,IObm・・・・・入出力データ信号、GO
,CI、  C2,C3,Cal、  Ca2゜Ca3
.  CbO,Cbl、  Cb2.  Cb3− −
 −・・・・・・・ブロック動作クロック信号パルス、
SO,Sl、  S2.  S3.  Sad、  S
al。 Sa2.  Sa3.  SbO,Sbl、  Sb2
.  Sb3・・・読み出し動作時の伝搬信号パルス、
s’  o、  s’  i。 S’ 2.S’ 3・・・・・・書込み動作時の伝搬信
号パルス。 特許出願人  日本電気株式会社 代理人 弁理士  桑 井 清 − 第5図
FIG. 1 is a block diagram of an embodiment of the semiconductor memory device of the present invention, FIG. 2 is an operation waveform diagram for explaining the operation of the semiconductor memory device of FIG. 1, and FIG. 3 is a semiconductor memory device of the present invention. 4 is an operational waveform diagram at the time of reading to explain the operation of the semiconductor memory device of FIG. 3,
FIG. 5 is a block diagram of a conventional semiconductor memory device, and FIGS. 6 and 7 are operational waveform diagrams during reading to explain the operation of the semiconductor memory device of FIG. 5. 111.211a, 211b...word line signal holding circuit, 101.201,301 Shakenrei...memory cell, 102
.. 202,302φ...Column selector, 112.2
12a, 212b...writable signal holding circuit, 103, 203A. 203B, 303...address decoder, 10
4, 204a. 204b, 304...timing circuit, 105
, 205a. 205b, 305...Writable signal input circuit, 106, 306...107, 307...108, 308...209a, 209b...Write circuit,...Sense circuit,...Output Circuit, write/sense circuit, 113... Input signal holding circuit, 11
4.214a, 214b---Read signal holding circuit, 115---Output signal holding circuit, 216
a, 216b...address signal holding circuit, 21? a,
217b...Human output signal holding circuit, AO, AI, An
. B Or B 1- B n...Address signal, B E, B E a, B E b.
...Block operation clock signal, WE, WE a, WE b...Writable signal, 10. Im......Human data signal, 0
0, Om・・・・・・Output data signal, l0aO
,IOam. l0bO, IObm...Input/output data signal, GO
,CI, C2,C3,Cal, Ca2゜Ca3
.. CbO, Cbl, Cb2. Cb3--
−・・・・・・Block operation clock signal pulse,
SO, Sl, S2. S3. Sad, S.
al. Sa2. Sa3. SbO, Sbl, Sb2
.. Sb3...propagation signal pulse during read operation,
s' o, s' i. S' 2. S' 3...Propagation signal pulse during write operation. Patent applicant Kiyoshi Kuwai, agent for NEC Corporation and patent attorney - Figure 5

Claims (1)

【特許請求の範囲】[Claims] クロック同期方式の半導体記憶装置において、タイミン
グ回路からのクロック信号により、第1のクロック周期
で取り込んだ信号を第2のクロック周期で出力すると同
時に第3のクロック周期で出力する信号を第2のクロッ
ク周期中に取り込むことができる信号保持回路を有する
ことを特徴とする半導体記憶装置。
In a clock-synchronized semiconductor storage device, a clock signal from a timing circuit is used to output a signal captured in a first clock cycle in a second clock cycle, and at the same time output a signal in a third clock cycle as a second clock cycle. A semiconductor memory device characterized by having a signal holding circuit that can take in a signal during a cycle.
JP63270016A 1988-10-25 1988-10-25 Semiconductor memory Pending JPH02116088A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63270016A JPH02116088A (en) 1988-10-25 1988-10-25 Semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63270016A JPH02116088A (en) 1988-10-25 1988-10-25 Semiconductor memory

Publications (1)

Publication Number Publication Date
JPH02116088A true JPH02116088A (en) 1990-04-27

Family

ID=17480370

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63270016A Pending JPH02116088A (en) 1988-10-25 1988-10-25 Semiconductor memory

Country Status (1)

Country Link
JP (1) JPH02116088A (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61148692A (en) * 1984-12-24 1986-07-07 Nippon Telegr & Teleph Corp <Ntt> Memory device
JPS61237289A (en) * 1985-04-15 1986-10-22 インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション Pipeline type memory system
JPS62250584A (en) * 1986-04-23 1987-10-31 Hitachi Ltd Semiconductor storage device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61148692A (en) * 1984-12-24 1986-07-07 Nippon Telegr & Teleph Corp <Ntt> Memory device
JPS61237289A (en) * 1985-04-15 1986-10-22 インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション Pipeline type memory system
JPS62250584A (en) * 1986-04-23 1987-10-31 Hitachi Ltd Semiconductor storage device

Similar Documents

Publication Publication Date Title
KR100915554B1 (en) A semiconductor memory
KR970017656A (en) High Speed Semiconductor Memory with Burst Mode
KR100330072B1 (en) Semiconductor memory device
JP4616639B2 (en) Data output compression circuit and method for testing cells in a bank
JP2008077813A (en) Multi-port memory device
KR100319892B1 (en) Method and circuit for latching data line in the data output path of a synchronous semiconductor memory device
US5901110A (en) Synchronous memory with dual sensing output path each of which is connected to latch circuit
KR0141665B1 (en) Output method of video ram &amp; serial data
KR100652295B1 (en) Semiconductor memory device
JPH02116088A (en) Semiconductor memory
US6115304A (en) Semiconductor memory device and method of burn-in testing
KR100438779B1 (en) Synchronous semiconductor memory device comprising multi-bank scheme
JPH0291877A (en) Semiconductor storage device
US6804166B2 (en) Method and apparatus for operating a semiconductor memory at double data transfer rate
JPH0485789A (en) Memory device
KR100211770B1 (en) Burst address register
JPH02114732A (en) Frame conversion circuit
KR100597623B1 (en) Data output apparatus for satisfying bypass read in synchronous pipelined semiconductor memory device
JPH02310889A (en) Static random access memory
JPH1196752A (en) Semiconductor storage
JPH02128535A (en) Frame converting circuit
KR100546310B1 (en) Control signal generation circuit and control signal generation method for generating control signals controlled bit time
JPH0262781A (en) Memory circuit
JPH01118287A (en) Storage circuit
JPS62125589A (en) Semiconductor integrated circuit