JPH0194793A - Time-division processing filter circuit - Google Patents

Time-division processing filter circuit

Info

Publication number
JPH0194793A
JPH0194793A JP62251678A JP25167887A JPH0194793A JP H0194793 A JPH0194793 A JP H0194793A JP 62251678 A JP62251678 A JP 62251678A JP 25167887 A JP25167887 A JP 25167887A JP H0194793 A JPH0194793 A JP H0194793A
Authority
JP
Japan
Prior art keywords
input
types
video signals
registers
filter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62251678A
Other languages
Japanese (ja)
Inventor
Tsunehiro Miura
三浦 恒裕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP62251678A priority Critical patent/JPH0194793A/en
Publication of JPH0194793A publication Critical patent/JPH0194793A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To correct three kinds of video signal with one filter by respectively inputting the three kinds of video signal R, G and B to the three kinds of input register and allocating the outputted three kind of video signal to the filter every hour. CONSTITUTION:The R, G and B input registers 31-33 are provided respectively complying with the three kinds of R, G and B video signal. The three kinds of R, G and B video signal outputted from the registers 31-33 are serial- transferred to a spatial filter 34 after being allocated every hour by a timing control signal from a timing control circuit 35. The three kinds of R, G and B video signal having processing such as correction in the spatial filter 34 are respectively sent to corresponding R, G and B output registers 36-38. The three kinds of R, G and B video signal respectively outputted from the registers 36-38 are image-displayed on a monitor such as a personal computer which is not shown in a figure.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、色別に分けられた映像信号を時分割でフィル
タに割り振る処理等を行う時分割処理フィルタ回路に関
する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a time-division processing filter circuit that performs processes such as allocating video signals classified by color to filters in a time-division manner.

〔従来の技術〕[Conventional technology]

映像信号には、色彩掌上3原色として定義されたR(赤
色)、G(緑色)、B(青色)の信号が用いられている
。これら3種類のRSG、B映像信号をそれぞれフィル
タにかけることによって所定の補正処理が行われる。フ
ィルタでそれぞれ処理されたこれらの信号は、例えばパ
ーソナルコンビ二一夕等に用いられるモニタに出力され
、モニタの画面上にカラー画像が表示される。
The video signal uses signals of R (red), G (green), and B (blue), which are defined as the three primary colors on the palm. Predetermined correction processing is performed by filtering these three types of RSG and B video signals, respectively. These signals, each processed by a filter, are output to a monitor used in, for example, a personal convenience store, and a color image is displayed on the screen of the monitor.

第2図は、従来の時分割処理フィルタ回路の要部を表わ
したものである。この時分割処理フィルタ回路では、3
種類のR,’GSB映像信号をそれぞれ色別に一時記憶
させるために、3つの入力レジスタ、すなわちR入力レ
ジスタ11、G入力レジスタ12およびB入力レジスタ
が設けられている。このうち、R入力レジスタ11には
、これから出力された映像信号に所定の補正を行うRフ
ィルタ14が接続されている。同様にして、G入力レジ
スタ12およびB入力レジスタ13には、映像信号に対
して所定の補正を行うGフィルタ15およびBフィルタ
16がそれぞれ系統ごとに接続されている。
FIG. 2 shows the main parts of a conventional time-division processing filter circuit. In this time division processing filter circuit, 3
Three input registers, ie, an R input register 11, a G input register 12, and a B input register, are provided to temporarily store the types of R and 'GSB video signals for each color. Of these, an R filter 14 is connected to the R input register 11, which performs a predetermined correction on the video signal outputted from it. Similarly, a G filter 15 and a B filter 16 that perform predetermined correction on the video signal are connected to the G input register 12 and the B input register 13 for each system, respectively.

Rフィルタ14には、所定の補正が行われた映像信号を
一時記憶させるためにR出力レジスタ17が接続されて
いる。同様にして、Gフィルタ15およびBフィルタ1
6には、所定の補正が行われた映像信号を一時記憶させ
るためにそれぞれに対応してG出力レジスタ18および
B出力レジスタ19が設けられている。
An R output register 17 is connected to the R filter 14 in order to temporarily store a video signal that has been subjected to a predetermined correction. Similarly, G filter 15 and B filter 1
6 is provided with a G output register 18 and a B output register 19, respectively, in order to temporarily store the video signal that has undergone predetermined correction.

3種類のRS’G、B映像信号21〜23は、それぞれ
色別に対応した3つのR,G、B入力レジスタ11〜1
3に一時記憶される。3つのR,G。
Three types of RS'G and B video signals 21 to 23 are input to three R, G and B input registers 11 to 1 corresponding to each color, respectively.
3 is temporarily stored. Three R, G.

B入力レジスタ11〜13に一時記憶された3種類のR
,GSB映像信号21〜23゛は、それぞれ色別に割り
振られた3つのR,G、Bフィルタ14〜16に供給さ
れる。これら3種類のR,G。
Three types of R temporarily stored in B input registers 11 to 13
, GSB video signals 21-23' are supplied to three R, G, and B filters 14-16, which are assigned to each color. These three types of R and G.

B映像信号21〜23がそれぞれに割り振られた3つの
R,G、Bフィルタ14〜16に入力すると、各フィル
タ内でそれらの信号が間引かれたりあるいは補完された
りされる。
When the B video signals 21 to 23 are input to the three R, G, and B filters 14 to 16 assigned to each one, those signals are thinned out or complemented within each filter.

これら3つのR,GSBフィルタ14〜16から出力さ
れる映像信号は、それぞれについて独立に用意され、3
つのR,G、B出力レジスタ17〜19に格納される。
The video signals output from these three R, GSB filters 14 to 16 are prepared independently for each, and the three
The signals are stored in three R, G, and B output registers 17 to 19.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

このように、従来の時分割処理フィルタ回路では、3種
類のR,G、B映像信号に対応する入力レジスタに1つ
ずつフィルタが設けられている。
In this manner, in the conventional time-division processing filter circuit, one filter is provided for each input register corresponding to three types of R, G, and B video signals.

このため、時分割処理フィルタ回路の回路規模が大きく
なるという問題がある。
Therefore, there is a problem in that the circuit scale of the time-sharing processing filter circuit becomes large.

そこで本発明の目的は、回路の構成を比較的簡単なもの
にした時0分割処理、フィルタ回路を提供することにあ
る。
SUMMARY OF THE INVENTION An object of the present invention is to provide a time 0 division processing and filter circuit with a relatively simple circuit configuration.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、(i)色別に分けられたR5G583種類の
映像信号をそれぞれ別個に入力する3種類の入力レジス
タと、(ii )これら入力レジスタから出力される3
種類の映像信号を補正するためのフィルタと、(iii
 )このフィルタに入力される3種類の映像信号をそれ
ぞれ時間ごとに割り振るタイミング制御手段と、(iv
 )フィルタから割り振られて出力された3種類の映像
信号をそれぞれ分離する分離手段と、(v)この分離手
段によってそれぞれ分離された3種類の映像信号を別個
に一時記憶する3種類の出力レジスタとを時分割処理フ
ィルタ回路に具備させる。
The present invention consists of (i) three types of input registers into which three types of R5G58 video signals divided by color are input separately, and (ii) three types of input registers that are output from these input registers.
a filter for correcting various types of video signals, and (iii
) timing control means for allocating the three types of video signals input to the filter on a time-by-time basis;
) separation means for separating the three types of video signals allocated and output from the filter; and (v) three types of output registers for separately temporarily storing the three types of video signals separated by the separation means. is provided in the time division processing filter circuit.

すなわち本発明における時分割処理フィルタ回路は、3
種類の映像信号を時間ごとにフィルタに割り振ることが
できるので、″このフィルタは1つですむ。
That is, the time division processing filter circuit according to the present invention has 3
Since different types of video signals can be assigned to filters on a time-by-time basis, only one filter is required.

〔実施例〕〔Example〕

以下実施例につき本発明の詳細な説明する。 The present invention will be described in detail below with reference to Examples.

第1図は、本発明の一実施例に右ける時分割処理フィル
タ回路の回路構成を表わしたものである。
FIG. 1 shows the circuit configuration of a time division processing filter circuit according to an embodiment of the present invention.

3種類のR,G、B映像信号をそれぞれ入力するために
、これら映像信号にそれぞれに対応して3つのR,GS
B入力レジスタ31〜33が設けられている。これら3
つのR,G、B入力レジスタ31〜33からそれぞれ出
力された3種類のR1GSB映像信号映像詩間ごとに割
り振られた後、空間フィルタ34にシリアル転送される
In order to input three types of R, G, and B video signals, three R, GS,
B input registers 31-33 are provided. These 3
Three types of R1GSB video signals output from the three R, G, and B input registers 31 to 33 are allocated to each video interval, and then serially transferred to the spatial filter 34.

このシリアル転送が行われる場合、タイミング制御回路
35から所定のタイミング制御信号を3つのR,GSB
入力レジスタ31〜33に送ることによって、3種類の
R,GSB映像信号がそれぞれ時間ごとに各入力レジス
タに割り振られるようになっている。空間フィルタ34
で補正等の処理が行われた3種類のRSG、B映像信号
は、それぞれに対応する3つのR,G、B出力レジスタ
36〜38にそれぞれ送られる。3つのR,G。
When this serial transfer is performed, a predetermined timing control signal is sent from the timing control circuit 35 to three R, GSB,
By sending the signals to the input registers 31 to 33, three types of R and GSB video signals are allocated to each input register on a time-by-time basis. Spatial filter 34
The three types of RSG and B video signals that have undergone correction and other processing are sent to three corresponding R, G, and B output registers 36 to 38, respectively. Three R, G.

日出力レジスタ3G〜38からそれぞれ出力された3種
類のR,GSB映像信号は、図示しないパーソナルコン
ピュータ等のモニタに画像表示されることになる。
The three types of R and GSB video signals output from the daily output registers 3G to 38 are displayed as images on a monitor such as a personal computer (not shown).

時分割処理フィルタ回路に入力されるテレビ信号等の映
像信号によって、3種類の映像信号、すなわちR映像信
号41、G映像信号42およびB映像信号43が時間的
にランダムにそれぞれに対応する3つのR,GSB入カ
シカレジスタ11〜13給される。このうち、R映像信
号41はR入力レジスタ31に書き込まれ、他の1つで
あるG映像信号42はG入力レジスタ32に書き込まれ
、残りの1つであるB映像信号43はB入力レジスタ3
3に書き込まれる。3つのR,G、B映像信号41〜4
3がすべて3つのR,G、B入力レジスタ31〜33に
書き込まれると、タイミング制御回路35から3つのR
,GSB入力制御信号44〜46がそれぞれ時間ごとに
割り振られて3つのRSGSB入力レジスタ31〜33
に供給される。
Depending on the video signal such as a television signal input to the time-division processing filter circuit, three types of video signals, that is, an R video signal 41, a G video signal 42, and a B video signal 43 are temporally randomly divided into three corresponding to each. R, GSB input registers 11 to 13 are supplied. Among these, the R video signal 41 is written to the R input register 31, the other one, the G video signal 42, is written to the G input register 32, and the remaining one, the B video signal 43, is written to the B input register 3.
Written in 3. Three R, G, B video signals 41 to 4
3 are all written to the three R, G, B input registers 31 to 33, the timing control circuit 35 outputs the three R
, GSB input control signals 44 to 46 are allocated to three RSGSB input registers 31 to 33 on a time-by-time basis, respectively.
is supplied to

例えば、R入力制御信号44がR入力レジスタ31に入
力された後でG入力制御信号45がG入力レジスタ32
が入力され、最後にB入力制御信号46がB入力レジス
タ33に入力きれたとする。
For example, after the R input control signal 44 is input to the R input register 31, the G input control signal 45 is input to the G input register 31.
Assume that the B input control signal 46 is finally input to the B input register 33.

この場合は、■R入力映像信号47、■G入力映像信号
48、■R入力映像信号49という順序でそれぞれに対
応する3つのR,GSB入力レジスタ31〜33から出
力される。
In this case, the R input video signal 47, the G input video signal 48, and the R input video signal 49 are output in this order from the three corresponding R and GSB input registers 31 to 33, respectively.

この結果、3つのRSG、B入力映像信号47〜49は
、前述した順序でシリアルに空間フィルタ34に送られ
る。これら3つのRSG、B入力映像信号47〜49が
空間フィルタ34に送られる転送速度は、3種類のRS
GSB映像信号41〜43がそれぞれに対応する3つの
RSG、B入力レジスタ31−〜33に書き込まれる転
送速度の3倍に設定される。
As a result, the three RSG and B input video signals 47 to 49 are serially sent to the spatial filter 34 in the order described above. The transfer speed at which these three RSG and B input video signals 47 to 49 are sent to the spatial filter 34 is determined by the three types of RS
The transfer rate is set to three times the transfer rate at which the GSB video signals 41 to 43 are written to the three corresponding RSG and B input registers 31 to 33, respectively.

3つのRSG、B入力映像信号47〜49がすべて空間
フィルタ34に送られると、ここでそれらの信号を間引
いたりまたは補完したりする補正処理が行われる。この
場合、3つのR,G、B入力映像信号47〜49がそれ
ぞれ空間フィルタ34内で補正等の処理を行う速度も前
述した転送速度と同様3倍に設定される。
When all three RSG and B input video signals 47 to 49 are sent to the spatial filter 34, a correction process is performed to thin out or supplement these signals. In this case, the speed at which each of the three R, G, and B input video signals 47 to 49 undergoes processing such as correction within the spatial filter 34 is also set to be three times as high as the aforementioned transfer speed.

3つのR,、G、B’入力映像信号47〜49がすべて
空間フィルタ34で前述した補正処理が行われると、タ
イミング制御回路35から3つのRlG、B出力制御信
号51〜53がそれぞれ時間ごとに割り振られて3つの
R,G、B入力レジスタ31〜33に供給される。
When all three R, G, and B' input video signals 47 to 49 are subjected to the above-described correction processing by the spatial filter 34, three RlG and B output control signals 51 to 53 are output from the timing control circuit 35 at each time. and is supplied to three R, G, B input registers 31-33.

例えば、R出力制御信号51がR入力レジスタ31に入
力された後でG出力制御信号52がG入力レジスタ32
に入力され、最後にB出力制御信号53がB入力レジス
タ33に入力されたとする。
For example, after the R output control signal 51 is input to the R input register 31, the G output control signal 52 is input to the G input register 31.
Assume that the B output control signal 53 is finally input to the B input register 33.

この場合は、■R出力映像信号54、■G出力映像信号
55、■R出力映像信号56という順序でそれぞれに対
応する3つのR,G%B出力レジスタ36〜38に書き
込まれる。
In this case, the R output video signal 54, the G output video signal 55, and the R output video signal 56 are written in the three corresponding R, G%B output registers 36 to 38 in this order.

この場合、3つのR,G、B出力映像信号54〜56が
それぞれに対応する3つのRSG、B出力レジスタ36
〜38に書き込まれる速度は、3種類のR,GSB映像
信号41〜43がそれぞれに対応する入力レジスタ31
〜33に書き込まれる速度と同一に設定される。つまり
、3つのRlG、B入力映像信号47〜49がそれぞれ
空間フィルタ14に送られる転送速度の3分の1に設定
される。
In this case, the three R, G, and B output video signals 54 to 56 correspond to the three RSG and B output registers 36, respectively.
The speed at which the three types of R and GSB video signals 41 to 43 are written to the input registers 31 to 38 corresponds to the respective input registers 31 to 38.
It is set to be the same as the speed written in ~33. In other words, the transfer rate at which the three RlG and B input video signals 47 to 49 are each sent to the spatial filter 14 is set to one third.

3つのRSGSB出力映像信号54〜56がすべてそれ
ぞれに対応する出力レジスタ36〜38に書き込まれる
と、3つのRSG、B出力映像信号57〜59が、それ
ぞれ各出力レジスタ36〜38から図示しない表示装置
にそれぞれ送られる。
When all three RSGSB output video signals 54 to 56 are written to their corresponding output registers 36 to 38, three RSG and B output video signals 57 to 59 are sent from each output register 36 to 38 to a display device (not shown). are sent to each.

なお、本実施例による時分割処理フィルタ回路に用いら
れる映像信号は、3種類のRSG、B映像信号を用いた
が、これらの信号に加えて輝度信号も時間ごとに割り振
ることによって、1つのフィルタにシリアルに入力して
もよい。このとき、入力レジスタおよび出力レジスタは
共に4つ必要である。
Although three types of RSG and B video signals are used as the video signals used in the time-division processing filter circuit according to this embodiment, by allocating the luminance signal in addition to these signals for each time, one filter can be used. You can also enter it serially. At this time, four input registers and four output registers are required.

さらに、本実施例による時分割処理フィルタ回路では、
タイミング制御回路から3つのRSG。
Furthermore, in the time division processing filter circuit according to this embodiment,
Three RSGs from the timing control circuit.

B入出力制御信号をそれぞれに対応する3つのRlG、
8人出力レジスタに送る順序をR,G、Bの順にした。
Three RlGs each corresponding to the B input/output control signal,
The order of sending to the 8-person output register is R, G, and B.

しかしながら、これに限らすRSB。However, RSB is limited to this.

G等の他の順序にして送ってもよいのはもちろんのこと
である。
It goes without saying that the data may be sent in another order such as G.

〔発明の効果〕〔Effect of the invention〕

このように本発明は、3種類のR,G、B映像信号を時
間ごとにフィルタに割り振るようにしたので、これら3
種類の映像信号に対して1つのフィルタで足りる。これ
に伴って、時分割処理フィルタ回路の規模を小さくする
ことができ、さらにコストが低減することができるとい
う効果がある。
In this way, the present invention allocates three types of R, G, and B video signals to the filters on a time-by-time basis.
One filter is sufficient for each type of video signal. Accordingly, the scale of the time-division processing filter circuit can be reduced, and the cost can further be reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明の一実施例における時分割処理フィル
タ回路の構成を示したブロック図である。 第2図は、従来の時分割処理フィルタ回路の要部の構成
を示したブロック図である。 31・・・・・・R入力レジスタ、 32・・・・・・G入力レジスタ、 33・・・・・・B入力レジスタ、 34・・・・・・空間フィルタ(フィルタ)、35・・
・・・・タイミング制御回路 (タイミング制御手段、分離手段)、 36・・・・・・R出力レジスタ、 37・・・・・・G出力レジスタ、 38・・・・・・B出力レジスタ。 出  願  人 日本電気株式会社 代  理  人
FIG. 1 is a block diagram showing the configuration of a time division processing filter circuit in one embodiment of the present invention. FIG. 2 is a block diagram showing the configuration of main parts of a conventional time-division processing filter circuit. 31...R input register, 32...G input register, 33...B input register, 34...Spatial filter (filter), 35...
...Timing control circuit (timing control means, separation means), 36...R output register, 37...G output register, 38...B output register. Applicant: NEC Corporation Representative

Claims (1)

【特許請求の範囲】 色別に分けられたR、G、B3種類の映像信号をそれぞ
れ別個に入力する3種類の入力レジスタと、 これら入力レジスタから出力される3種類の映像信号を
補正するためのフィルタと、 このフィルタに入力される前記3種類の映像信号をそれ
ぞれ時間ごとに割り振るタイミング制御手段と、 前記フィルタから割り振られて出力された3種類の映像
信号をそれぞれ分離する分離手段と、この分離手段によ
ってそれぞれ分離された前記3種類の映像信号を別個に
一時記憶する3種類の出力レジスタ とを具備することを特徴とする時分割処理フィルタ回路
[Claims] Three types of input registers into which three types of video signals of R, G, and B divided by color are input separately, and a system for correcting the three types of video signals output from these input registers. a filter; a timing control means for allocating each of the three types of video signals input to the filter on a time-by-time basis; a separation means for separating each of the three types of video signals allocated and output from the filter; A time-division processing filter circuit comprising three types of output registers for separately temporarily storing the three types of video signals separated by means.
JP62251678A 1987-10-07 1987-10-07 Time-division processing filter circuit Pending JPH0194793A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62251678A JPH0194793A (en) 1987-10-07 1987-10-07 Time-division processing filter circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62251678A JPH0194793A (en) 1987-10-07 1987-10-07 Time-division processing filter circuit

Publications (1)

Publication Number Publication Date
JPH0194793A true JPH0194793A (en) 1989-04-13

Family

ID=17226385

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62251678A Pending JPH0194793A (en) 1987-10-07 1987-10-07 Time-division processing filter circuit

Country Status (1)

Country Link
JP (1) JPH0194793A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01296707A (en) * 1988-05-24 1989-11-30 Sony Corp Digital arithmetic circuitry
JPH03154980A (en) * 1989-11-13 1991-07-02 Nec Corp Chrominance signal covnerting circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01296707A (en) * 1988-05-24 1989-11-30 Sony Corp Digital arithmetic circuitry
JPH03154980A (en) * 1989-11-13 1991-07-02 Nec Corp Chrominance signal covnerting circuit

Similar Documents

Publication Publication Date Title
CN101448168B (en) Image pickup apparatus
EP0553549A1 (en) Architecture for transferring pixel streams
US5890190A (en) Frame buffer for storing graphics and video data
US5191647A (en) Image data processing system
JP2003504953A (en) Digital video processor
JPH0194793A (en) Time-division processing filter circuit
JPH08248932A (en) Discrimination method of mixed picture pixel data format in data stream
JPS62104383A (en) Multi-mobile image effect device
JPH01109890A (en) Demultiplexer
JPS6258378A (en) High-speed converting system for color data
US11763417B2 (en) Semiconductor device and image processing system for processing regions of interest images
JP3838900B2 (en) Multi-screen display device and display method thereof
JPS62214778A (en) Picture registration method
JP3128826B2 (en) Image display device
JPH01276196A (en) Image display controller
GB2202718A (en) Display adapter
JPH01223891A (en) Video information processor
JP2670200B2 (en) Thinning circuit in image data reproducing device
JPS6254373A (en) Picture processor
JPH05300430A (en) Video synthesizer
JPH06161393A (en) Liquid crystal driving circuit
JPH0251781A (en) Color image memory
JPS62194583A (en) Picture processor
JPS6252676A (en) Image processor
JPH01123579A (en) Flaw correction circuit for solid-state image pickup element